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Eine Substanz wie Östrogen, ein weibliches Hormon, wird von Indern seit vielen Generationen verwendet und wird in den Vereinigten Staaten immer noch als homöopathisches Mittel zur Behandlung von Rheuma, Rückenschmerzen und Menstruationsstörungen verkauft.

Traubensilberkerze wächst im Osten Nordamerikas und erreicht eine Höhe von drei Metern.

Um die Wirkung des Medikaments zu testen, sei ein neues, schonendes Testsystem eingesetzt worden, sagten die Forscher. Als Versuchstiere dienten Meerschweinchen. Jetzt sind sie wahrscheinlich zotteliger.

Neurochirurgische Behandlung neurologischer Komplikationen bei lumbalen Bandscheibenvorfällen

K.B. Yrysov, M.M. Mamytov, K.E. Estemesow.
Kirgisische Staatliche Medizinische Akademie, Bischkek, Kirgisische Republik.

Einführung.

Unter den Erkrankungen des peripheren Nervensystems nehmen die diskogene lumbosakrale Radikulitis und andere Kompressionskomplikationen lumbaler Bandscheibenvorfälle einen Spitzenplatz ein. Sie machen 71–80 % der Gesamtzahl dieser Erkrankungen und 11–20 % aller Erkrankungen des Zentralnervensystems aus. Dies weist darauf hin, dass die Pathologie der lumbalen Bandscheiben in der Bevölkerung weit verbreitet ist und vor allem Menschen im jungen und erwerbsfähigen Alter (20–55 Jahre) betrifft, was zu einer vorübergehenden und/oder dauerhaften Behinderung führt. .

Bestimmte Formen der diskogenen lumbosakralen Radikulitis treten häufig atypisch auf und ihre Erkennung bereitet erhebliche Schwierigkeiten. Dies gilt beispielsweise für radikuläre Läsionen aufgrund von Bandscheibenvorfällen im Lendenwirbelbereich. Schwerwiegendere Komplikationen können auftreten, wenn die Wurzel von einer zusätzlichen radikulomedullären Arterie begleitet und komprimiert wird. Eine solche Arterie ist an der Blutversorgung des Rückenmarks beteiligt und ihr Verschluss kann einen Infarkt über mehrere Segmente verursachen. In diesem Fall entwickeln sich echte Zapfen-, Epiconus- oder kombinierte Zapfen-Epiconus-Syndrome. .
Man kann nicht sagen, dass der Behandlung von lumbalen Bandscheibenvorfällen und ihren Komplikationen wenig Aufmerksamkeit geschenkt wird. In den letzten Jahren wurden zahlreiche Studien unter Beteiligung von Orthopäden, Neurologen, Neurochirurgen, Radiologen und anderen Spezialisten durchgeführt. Es wurden Fakten von höchster Bedeutung gewonnen, die uns dazu zwangen, eine Reihe von Bestimmungen dieses Problems neu zu bewerten und zu überdenken.

Allerdings gibt es in vielen theoretischen und praktischen Fragen immer noch gegensätzliche Ansichten, insbesondere Fragen der Pathogenese, Diagnose und Auswahl der am besten geeigneten Behandlungsmethoden bedürfen weiterer Untersuchungen.

Ziel dieser Arbeit war es, die Ergebnisse der neurochirurgischen Behandlung zu verbessern und eine stabile Genesung von Patienten mit neurologischen Komplikationen bei lumbalen Bandscheibenvorfällen durch Verbesserung der topischen Diagnostik und chirurgischen Behandlungsmethoden zu erreichen.

Material und Methoden.

Für den Zeitraum 1995 bis 2000. Wir untersuchten und operierten 114 Patienten mit neurologischen Komplikationen eines lumbalen Bandscheibenvorfalls mittels eines posterioren neurochirurgischen Zugangs. Unter ihnen waren 64 Männer und 50 Frauen. Alle Patienten wurden mit mikroneurochirurgischen Techniken und Instrumenten operiert. Das Alter der Patienten variierte zwischen 20 und 60 Jahren, die Mehrzahl der Patienten war zwischen 25 und 50 Jahre alt, überwiegend männlich. Die Hauptgruppe bestand aus 61 Patienten, die neben starken Schmerzen akute oder sich allmählich entwickelnde motorische und sensorische Störungen sowie schwere Funktionsstörungen der Beckenorgane aufwiesen, die mit erweiterten Eingriffen wie Hemi- und Laminektomie operiert wurden. Die Kontrollgruppe bestand aus 53 Patienten, die interlaminär operiert wurden.

Ergebnisse.

Die klinischen Merkmale neurologischer Komplikationen bei lumbalen Bandscheibenvorfällen wurden untersucht und charakteristische klinische Symptome einer Schädigung der Wirbelsäulenwurzeln identifiziert. 39 Patienten waren durch eine Sonderform der diskogenen Radikulitis mit einem eigentümlichen Krankheitsbild gekennzeichnet, bei dem eine Lähmung der Muskulatur der unteren Extremitäten im Vordergrund stand (in 27 Fällen – beidseitig, in 12 – einseitig). Der Prozess war nicht auf die Cauda equina beschränkt, es wurden auch spinale Symptome festgestellt.
Bei 37 Patienten kam es zu einer Schädigung des Konus des Rückenmarks, wobei charakteristische klinische Symptome ein Sensibilitätsverlust im Dammbereich, anogenitale Parästhesien und periphere Funktionsstörungen der Beckenorgane waren.

Das klinische Bild bei 38 Patienten war durch das Phänomen einer myeloischen Claudicatio intermittens gekennzeichnet, die mit einer Parese der Füße einherging; Es wurden faszikuläre Zuckungen der Muskeln der unteren Extremitäten festgestellt und es kam zu ausgeprägten Funktionsstörungen der Beckenorgane – Harn- und Stuhlinkontinenz.
Die Diagnose des Ausmaßes und der Art der Schädigung der Rückenmarkswurzeln durch einen Bandscheibenvorfall erfolgte auf der Grundlage eines diagnostischen Komplexes, der eine gründliche neurologische Untersuchung, Röntgen (102 Patienten), Röntgenkontrast (30 Patienten) umfasste. Computertomographie (45 Patienten) und Magnetresonanztomographie (27 Patienten).

Bei der Auswahl der Operationsindikationen orientierten wir uns am klinischen Bild der neurologischen Komplikationen bei lumbalen Bandscheibenvorfällen, die bei einer gründlichen neurologischen Untersuchung festgestellt wurden. Die absolute Indikation war das Vorliegen eines Cauda-equina-Wurzelkompressionssyndroms bei Patienten, dessen Ursache ein medialer Prolaps eines Bandscheibenfragments war. In diesem Fall überwog eine Funktionsstörung der Beckenorgane. Der zweite unbestreitbare Hinweis war das Vorliegen von Bewegungsstörungen mit der Entwicklung von Paresen oder Lähmungen der unteren Extremitäten. Der dritte Hinweis war das Vorliegen starker Schmerzen, die einer konservativen Behandlung nicht zugänglich waren.

Die neurochirurgische Behandlung neurologischer Komplikationen eines lumbalen Bandscheibenvorfalls bestand in der Beseitigung der pathologisch veränderten Wirbelsäulenstrukturen, die direkt eine Kompression oder eine reflektorische vaskulär-trophische Pathologie der Cauda-equina-Wurzeln verursachten; Gefäße, die als Teil der Wurzel verlaufen und an der Blutversorgung der unteren Rückenmarksabschnitte beteiligt sind. Zu den pathologisch veränderten anatomischen Strukturen der Wirbelsäule gehörten Elemente einer degenerierten Bandscheibe; Osteophyten; Hypertrophie des Ligamentum flavum, Bögen, Gelenkfortsätze; Krampfadern des Epiduralraums; ausgeprägte narbige adhäsive Epiduritis usw.
Die Wahl des Ansatzes basierte auf der Erfüllung der Grundvoraussetzungen für einen chirurgischen Eingriff: minimales Trauma, maximale Sichtbarkeit des Eingriffsobjekts, Gewährleistung der geringsten Wahrscheinlichkeit intra- und postoperativer Komplikationen. Basierend auf diesen Anforderungen verwendeten wir bei der neurochirurgischen Behandlung neurologischer Komplikationen bei lumbalen Bandscheibenvorfällen posterior erweiterte Zugänge wie die Hemi- und Laminektomie (teilweise, vollständig) sowie die Laminektomie eines Wirbels.

In unserer Studie waren von 114 Operationen wegen neurologischer Komplikationen lumbaler Bandscheibenvorfälle in 61 Fällen bewusst längere Eingriffe erforderlich. Der Vorzug wurde der Hemilaminektomie (52 Patienten) und der Laminektomie eines Wirbels (9 Patienten) gegenüber dem interlaminaren Zugang gegeben, der in 53 Fällen angewendet wurde und als Kontrollgruppe zur vergleichenden Bewertung der Ergebnisse der chirurgischen Behandlung diente (Tabelle 1).

Bei allen chirurgischen Eingriffen mussten wir narbenadhäsive epidurale Verwachsungen lösen. Dieser Umstand erlangt in der neurochirurgischen Praxis eine besondere Bedeutung, da sich die Operationswunde durch eine erhebliche Tiefe und relative Enge auszeichnet und der Narbenverklebungsprozess ausschließlich funktionell wichtige neurovaskuläre Elemente des Bewegungssegments der Wirbelsäule betrifft.

Tabelle 1. Der Umfang des chirurgischen Eingriffs hängt vom Ort des Bandscheibenvorfalls ab.

Wortabkürzungen: ILE-Interlaminektomie, GLE-Hemilaminektomie, LE-Laminektomie.

Die unmittelbaren Ergebnisse der neurochirurgischen Behandlung wurden nach folgendem Schema beurteilt:
-Gut: Keine Schmerzen im unteren Rücken und in den Beinen, vollständige oder fast vollständige Wiederherstellung von Bewegungen und Sensibilität, guter Tonus und Kraft der Muskeln der unteren Extremitäten, Wiederherstellung beeinträchtigter Funktionen der Beckenorgane, Arbeitsfähigkeit bleibt vollständig erhalten .

Befriedigend: deutliche Rückbildung der Schmerzen, unvollständige Wiederherstellung von Bewegung und Sensibilität, guter Tonus der Beinmuskulatur, deutliche Verbesserung der Funktion der Beckenorgane, Arbeitsfähigkeit bleibt nahezu erhalten oder reduziert.

Unbefriedigend: unvollständige Rückbildung des Schmerzsyndroms, motorische und sensorische Störungen bleiben bestehen, Muskeltonus und Kraft der unteren Extremitäten werden reduziert, die Funktionen der Beckenorgane werden nicht wiederhergestellt, die Arbeitsfähigkeit ist reduziert oder es kommt zu einer Behinderung.

In der Hauptgruppe (61 Patienten) wurden folgende Ergebnisse erzielt: gut – bei 45 Patienten (72 %), zufriedenstellend – bei 11 (20 %), unbefriedigend – bei 5 Patienten (8 %). Bei den letzten 5 Patienten wurde die Operation innerhalb von 6 Monaten durchgeführt. bis zu 3 Jahre ab dem Zeitpunkt der Entwicklung von Komplikationen.

In der Kontrollgruppe (53 Patienten) waren die unmittelbaren Ergebnisse: gut – bei 5 Patienten (9,6 %), zufriedenstellend – bei 19 (34,6 %), unbefriedigend – bei 29 (55,8 %). Aufgrund dieser Daten konnten wir davon ausgehen, dass der interlaminare Ansatz bei neurologischen Komplikationen bei lumbalen Bandscheibenvorfällen unwirksam ist.

Bei der Analyse der Ergebnisse unserer Studie wurden keine in der Literatur genannten schwerwiegenden Komplikationen (Schädigung von Blutgefäßen und Bauchorganen, Luftembolie, Nekrose der Wirbelkörper, Diskitis usw.) festgestellt. Diese Komplikationen wurden durch den Einsatz optischer Vergrößerung, mikrochirurgischer Instrumente, genauer präoperativer Bestimmung des Ausmaßes und der Art der Läsion, angemessener Anästhesie und frühzeitiger Mobilisierung der Patienten nach der Operation verhindert.

Basierend auf den Erfahrungen unserer Beobachtungen ist es erwiesen, dass ein frühzeitiger chirurgischer Eingriff bei der Behandlung von Patienten mit neurologischen Komplikationen eines lumbalen Bandscheibenvorfalls eine günstigere Prognose bietet.
So trägt der Einsatz eines Komplexes topischer Diagnosemethoden und mikroneurochirurgischer Techniken in Kombination mit erweiterten chirurgischen Ansätzen wirksam dazu bei, die Arbeitsfähigkeit der Patienten wiederherzustellen, ihre Krankenhausaufenthaltsdauer zu verkürzen und auch die Ergebnisse der chirurgischen Behandlung von Patienten mit neurologischen Komplikationen zu verbessern von lumbalen Bandscheibenvorfällen.

Literatur:

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Quecksilber in Fischen ist nicht so gefährlich

„Unsere Forschung gibt Anlass zu Optimismus“, sagte Graham George, Studienleiter am Stanford University Radiation Laboratory in Kalifornien. „Quecksilber in Fischen ist vielleicht nicht so giftig, wie viele Leute denken, aber wir müssen noch viel lernen.“ bevor wir eine endgültige Schlussfolgerung ziehen können.

Quecksilber ist ein starkes Neurotoxin. Es gelangt in großen Mengen in den Körper, es kann zu Empfindlichkeitsverlust, Krämpfen, Hör- und Sehproblemen kommen und außerdem besteht eine hohe Wahrscheinlichkeit eines Herzinfarkts. Quecksilber kann in seiner reinen Form nicht in den menschlichen Körper gelangen. In der Regel landet es dort zusammen mit dem verzehrten Fleisch von Tieren, die mit Quecksilber kontaminierte Pflanzen gefressen oder Wasser getrunken haben, das Quecksilbermoleküle enthielt.

Das Fleisch räuberischer Meeresfische wie Thunfisch, Schwertfisch, Hai, Lofolatilus, Königsmakrele, Marlin und Roter Schnapper sowie aller Fischarten, die in verschmutzten Gewässern leben, enthält meist einen hohen Quecksilbergehalt. Quecksilber ist übrigens ein Schwermetall, das sich am Boden des Stausees ansammelt, in dem solche Fische leben. Aus diesem Grund empfehlen Ärzte in den Vereinigten Staaten schwangeren Frauen, den Verzehr dieser Fische einzuschränken.

Die Folgen des Verzehrs von Fisch mit hohem Quecksilbergehalt sind noch nicht klar. Untersuchungen der Bevölkerung im Gebiet eines mit Quecksilber verseuchten finnischen Sees deuten jedoch auf eine Veranlagung der Einheimischen für Herz-Kreislauf-Erkrankungen hin. Darüber hinaus wird davon ausgegangen, dass bereits geringere Quecksilberkonzentrationen zu bestimmten Beeinträchtigungen führen können.

Aktuelle Studien im Vereinigten Königreich zu Quecksilberkonzentrationen im Zehennagelgewebe und zum DHA-Säuregehalt in Fettzellen haben gezeigt, dass der Verzehr von Fisch die Hauptquelle für die Quecksilberaufnahme beim Menschen ist.

Eine Studie von Spezialisten der Stanford University beweist, dass Quecksilber im Körper von Fischen mit anderen Substanzen interagiert als beim Menschen. Die Forscher hoffen, dass ihre Entwicklungen dazu beitragen werden, Medikamente zu entwickeln, die Giftstoffe aus dem Körper entfernen.

Größe, Gewicht und Eierstockkrebs

Es wurde bereits früher gezeigt, dass die Körpergröße in direktem Zusammenhang mit dem Risiko für die Entwicklung bösartiger Tumore steht, der Zusammenhang speziell mit Eierstockkrebs wurde jedoch nicht besonders beachtet. Darüber hinaus waren die Ergebnisse früherer Studien inkonsistent, insbesondere hinsichtlich des Zusammenhangs zwischen Body-Mass-Index und Eierstockkrebsrisiko.

Um die Situation zu klären, analysierte ein Team von Wissenschaftlern des norwegischen Instituts für öffentliche Gesundheit in Oslo Daten von etwa 1,1 Millionen Frauen, die durchschnittlich 25 Jahre lang beobachtet wurden. Ungefähr im Alter von 40 Jahren hatten 7882 Probanden eine bestätigte Diagnose von Eierstockkrebs.

Wie sich herausstellte, war der Body-Mass-Index im Jugendalter ein zuverlässiger Indikator für das Risiko, an Eierstockkrebs zu erkranken. Bei Frauen, die im Jugendalter einen Body-Mass-Index von mindestens dem 85. Perzentil aufwiesen, war die Wahrscheinlichkeit, an Eierstockkrebs zu erkranken, um 56 Prozent höher als bei Frauen mit einem Indexwert zwischen dem 25. und 74. Perzentil. Es sollte auch beachtet werden, dass kein signifikanter Zusammenhang zwischen dem Risiko, an Eierstockkrebs zu erkranken, und dem Body-Mass-Index im Erwachsenenalter festgestellt wurde.

Forscher geben an, dass bei Frauen unter 60 Jahren neben dem Gewicht auch die Körpergröße ein verlässlicher Indikator für das Risiko der Entwicklung dieser Pathologie ist, insbesondere des endometrioiden Eierstockkrebses. Beispielsweise ist die Wahrscheinlichkeit, an Eierstockkrebs zu erkranken, bei Frauen mit einer Körpergröße von 175 cm oder mehr um 29 Prozent höher als bei Frauen mit einer Körpergröße von 160 bis 164 cm.

Liebe Mädchen und Frauen, anmutig und feminin zu sein ist nicht nur schön, sondern auch gesund im Sinne von gut für die Gesundheit!

Fitness und Schwangerschaft

Es muss gesagt werden, dass in letzter Zeit immer mehr Frauen dieser Ansicht zustimmen. Denn die Durchführung bestimmter, von der Trainerin ausgewählter Übungen während der Schwangerschaft hat keinerlei negative Auswirkungen auf das Wachstum und die Entwicklung des Fötus und verändert auch nicht den physiologischen Verlauf von Schwangerschaft und Geburt.
Im Gegenteil, regelmäßige Fitnesskurse steigern die körperliche Leistungsfähigkeit des weiblichen Körpers, erhöhen die psycho-emotionale Stabilität, verbessern die Funktion des Herz-Kreislauf-, Atmungs- und Nervensystems und wirken sich positiv auf den Stoffwechsel aus, wodurch die Mutter und Ihr ungeborenes Kind wird mit ausreichend Sauerstoff versorgt.
Bevor Sie mit dem Training beginnen, müssen Sie die Anpassungsfähigkeit an körperliche Aktivität ermitteln und die Erfahrungen mit sportlichen Aktivitäten berücksichtigen (ob die Person schon einmal teilgenommen hat oder nicht, ihre „Sporterfahrung“ usw.). Natürlich sollten körperliche Übungen für eine Frau, die noch nie Sport getrieben hat, nur unter Aufsicht eines Arztes (z. B. eines Fitnessarztes in einem Verein) durchgeführt werden.
Das Trainingsprogramm für die werdende Mutter sollte sowohl allgemeine Entwicklungsübungen als auch spezielle Übungen zur Kräftigung der Wirbelsäulenmuskulatur (insbesondere der Lendenwirbelsäule) sowie bestimmte Atemübungen (Atemübungen) und Entspannungsübungen umfassen.
Das Trainingsprogramm für jedes Trimester ist unterschiedlich und berücksichtigt den Gesundheitszustand der Frau.
Viele Übungen zielen übrigens darauf ab, das Schmerzempfinden während der Geburt zu reduzieren. Sie können dies sowohl in speziellen Kursen für werdende Mütter als auch in vielen Fitnessclubs tun, die ähnliche Programme anbieten. Regelmäßiges Gehen verringert zudem die Beschwerden und erleichtert die Wehen. Darüber hinaus erhöht sich durch die körperliche Betätigung die Festigkeit und Elastizität der Bauchdecke, das Risiko einer Viszeroptose sinkt, Stauungen im Beckenbereich und in den unteren Extremitäten nehmen ab und die Flexibilität der Wirbelsäule und die Beweglichkeit der Gelenke nehmen zu.
Und laut Studien norwegischer, dänischer, amerikanischer und russischer Wissenschaftler ist nachgewiesen, dass sich sportliche Aktivitäten nicht nur positiv auf die Frau selbst, sondern auch auf die Entwicklung und das Wachstum des ungeborenen Kindes auswirken.

Wo soll ich anfangen?
Vor Beginn des Trainings muss sich eine Frau einer ärztlichen Untersuchung unterziehen, um mögliche Kontraindikationen für körperliche Aktivität herauszufinden und ihr körperliches Niveau zu bestimmen. Kontraindikationen für den Unterricht können allgemeiner und besonderer Natur sein.
Allgemeine Kontraindikationen:
akute Krankheit
Verschlimmerung einer chronischen Krankheit
· Dekompensation von Funktionen aller Körpersysteme
allgemeiner schwerer Zustand oder mäßiger Zustand

Besondere Kontraindikationen:
· Toxikose
wiederkehrende Fehlgeburten
· große Zahl von Abtreibungen
alle Fälle von Uterusblutungen
· Risiko einer Fehlgeburt
Multiple Schwangerschaft
Polyhydramnion
Verwicklung der Nabelschnur
Angeborene Fehlbildungen des Fötus
Merkmale der Plazenta

Als nächstes müssen Sie entscheiden, was genau Sie tun möchten, ob Gruppentraining zu Ihnen passt oder nicht. Generell können Klassen sehr unterschiedlich sein:
· spezielle, individuelle Kurse, die unter der Aufsicht eines Lehrers durchgeführt werden
· Gruppenunterricht in verschiedenen Fitnessbereichen
Übungen im Wasser wirken beruhigend
Das Wichtigste bei der Erstellung eines Trainingsprogramms ist der Zusammenhang zwischen Übungen und Schwangerschaftsdauer, eine Analyse des Gesundheitszustands und der Prozesse in jedem Trimester sowie die Reaktion des Körpers auf die Belastung.

Merkmale des Trainings nach Trimester
Erstes Trimester (bis 16. Woche)
Während dieser Zeit findet die Gewebebildung und -differenzierung statt; die Verbindung zwischen der befruchteten Eizelle und dem mütterlichen Körper ist sehr schwach (und daher kann jede starke Belastung zum Schwangerschaftsabbruch führen).
In dieser Zeit kommt es zu einem Ungleichgewicht des autonomen Nervensystems, das häufig zu Übelkeit, Verstopfung, Blähungen, einer Umstrukturierung der Stoffwechselvorgänge hin zu Akkumulationsvorgängen und einem erhöhten Sauerstoffbedarf des Körpergewebes führt.
Das durchgeführte Training soll die Arbeit des Herz-Kreislauf- und bronchopulmonalen Systems aktivieren, die Funktion des Nervensystems normalisieren und den gesamten psycho-emotionalen Tonus erhöhen.
Während dieser Zeit sind vom Übungsangebot ausgeschlossen:
Gerades Beinheben
beide Beine gleichzeitig anheben
abrupter Übergang von einer liegenden Position in eine sitzende Position
· scharfe Biegungen des Körpers
· starkes Beugen des Körpers

Zweites Trimester (von 16 bis 32 Wochen)
Während dieser Zeit findet die Bildung des dritten Blutkreislaufs zwischen Mutter und Fötus statt.
Während dieser Zeit kann es zu einer Instabilität des Blutdrucks (mit Tendenz zum Anstieg), einer Einbeziehung der Plazenta in den Stoffwechsel (von ihr produzierte Östrogene und Progesterone fördern das Wachstum der Gebärmutter und der Brustdrüsen), Haltungsänderungen (Erhöhung) kommen Lendenlordose, Beckenneigungswinkel und Belastung der Rückenstrecker). Es kommt zu einer Abflachung des Fußes und einem Druckanstieg in den Venen, was häufig zu einer Schwellung und Erweiterung der Venen in den Beinen führen kann.
Der Unterricht in dieser Zeit soll die Fähigkeiten einer tiefen und rhythmischen Atmung formen und festigen. Es ist auch sinnvoll, Übungen zur Reduzierung von Venenstauungen und zur Stärkung des Fußgewölbes durchzuführen.
Im zweiten Trimester sind Übungen in Rückenlage meist ausgeschlossen.

Drittes Trimester (von der 32. Woche bis zur Geburt)
Während dieser Zeit vergrößert sich die Gebärmutter, die Belastung des Herzens nimmt zu, es kommt zu Veränderungen in der Lunge, der venöse Abfluss aus den Beinen und dem Becken verschlechtert sich und die Belastung der Wirbelsäule und des Fußgewölbes nimmt zu.
Der Unterricht während dieser Zeit zielt darauf ab, die Durchblutung aller Organe und Systeme zu verbessern, verschiedene Staus zu reduzieren und die Arbeit anzuregen
Innereien.
Bei der Erstellung eines Programms für das dritte Trimester kommt es immer zu einer leichten Abnahme der Gesamtbelastung sowie einer Abnahme der Belastung der Beine und des Bewegungsumfangs der Beine.
Während dieser Zeit ist eine Vorbeugung des Körpers ausgeschlossen und die anfängliche Stehposition kann nur bei 15–20 % der Übungen verwendet werden.

15 Grundsätze für Bewegung während der Schwangerschaft
REGELMÄSSIGKEIT – es ist besser, 3-4 Mal pro Woche zu trainieren (1,5-2 Stunden nach dem Frühstück).
Ein POOL ist ein großartiger Ort für sicheres und gesundes Training.
PULSKONTROLLE – im Durchschnitt bis zu 135 Schläge/Minute (im Alter von 20 Jahren können es bis zu 145 Schläge/Minute sein).
ATEMKONTROLLE – Es wird ein „Sprechtest“ durchgeführt, das heißt, während der Übungen müssen Sie ruhig sprechen.
Basaltemperatur – nicht mehr als 38 Grad.
INTENSIVE BELASTUNG – nicht länger als 15 Minuten (die Intensität ist sehr individuell und hängt von der Trainingserfahrung ab).
AKTIVITÄT – Das Training sollte nicht abrupt beginnen und abrupt enden.
KOORDINATION – Übungen mit hoher Koordination, mit schnellen Wechseln der Bewegungsrichtung, sowie Springen, Schieben, Gleichgewichtsübungen, mit maximaler Beugung und Streckung in den Gelenken sind ausgeschlossen.
AUSGANGSPOSITION – Der Übergang von der horizontalen in die vertikale Position und umgekehrt sollte langsam erfolgen.
ATMUNG – Übungen mit Anstrengung und Atemanhalten ausschließen.
KLEIDUNG – leicht, offen.
WASSER – die Einhaltung des Trinkregimes ist obligatorisch.
KLASSENZIMMER - gut belüftet und mit einer Temperatur von 22-24 Grad.
BODEN (HALLENBELAG) – muss stabil und rutschfest sein.
LUFT – tägliche Spaziergänge sind erforderlich.

Holland ist Weltmeister im Liberalismus

Diese humanitäre Geste der Regierung wird dazu beitragen, das Leiden von Patienten mit Krebs, AIDS, Multipler Sklerose und verschiedenen Neuralgien zu lindern. Experten zufolge kauften mehr als 7.000 Menschen diese weichen Medikamente gezielt zur Schmerzlinderung.

Haschisch wurde über 5.000 Jahre lang als Schmerzmittel eingesetzt, bis es durch stärkere synthetische Drogen ersetzt wurde. Darüber hinaus sind die Ansichten der Ärzte über seine medizinischen Eigenschaften unterschiedlich: Manche halten es für ein natürliches und daher harmloseres Medikament. Andere behaupten, dass Cannabis das Risiko für Depressionen und Schizophrenie erhöht. Aber in einem sind sich beide einig: Es wird unheilbar kranken Menschen nur Linderung ihres Leidens bringen.

Holland ist allgemein für seine liberalen Ansichten bekannt – erinnern wir uns daran, dass es auch das erste Land der Welt war, das gleichgeschlechtliche Ehe und Sterbehilfe erlaubte.

Ist das Herz ein Perpetuum Mobile?

Bisher ging man traditionell davon aus, dass eine Zunahme der Herzmasse im Erwachsenenalter nur durch eine Vergrößerung der Myokardiozyten, nicht aber durch eine Zunahme ihrer Anzahl möglich sei. In jüngerer Zeit wurde diese Wahrheit jedoch ins Wanken gebracht. Wissenschaftler haben herausgefunden, dass sich Myokardiozyten in besonders schwierigen Situationen durch Spaltung vermehren oder regenerieren können. Allerdings ist noch nicht klar, wie genau die Regeneration des Herzgewebes abläuft.

Ein Team von Wissenschaftlern des New York Medical College in Valhalla untersuchte Herzmuskeln, die 36 Patienten mit Aortenklappenstenose während einer Herzoperation entnommen wurden. Bei der Kontrolle handelte es sich um Herzmuskelmaterial, das 12 verstorbenen Personen in den ersten 24 Stunden nach dem Tod entnommen wurde.

Die Autoren stellen fest, dass die Zunahme der Herzmasse bei Patienten mit Aortenklappenstenose sowohl auf eine Zunahme der Masse jedes einzelnen Myokardiozyten als auch auf eine Zunahme ihrer Anzahl im Allgemeinen zurückzuführen ist. Bei einer genaueren Untersuchung des Prozesses entdeckten Wissenschaftler, dass neue Myokardiozyten aus Stammzellen gebildet werden, die dazu bestimmt waren, diese Zellen zu werden.

Es zeigte sich, dass der Gehalt an Stammzellen im Herzgewebe von Patienten mit Aortenklappenstenose 13-mal höher ist als bei Vertretern der Kontrollgruppe. Darüber hinaus fördert der Zustand der Hypertrophie den Wachstums- und Differenzierungsprozess dieser Zellen. Die Wissenschaftler erklären: „Das wichtigste Ergebnis dieser Studie ist, dass Herzgewebe primitive Zellen enthält, die aufgrund ihrer ähnlichen genetischen Struktur typischerweise fälschlicherweise als hämatopoetische Zellen identifiziert werden.“ Die Regenerationsfähigkeit des Herzens durch Stammzellen beträgt bei einer Aortenklappenstenose etwa 15 Prozent. Etwa die gleichen Zahlen werden bei einer Herztransplantation von einer Spenderin auf einen männlichen Empfänger beobachtet. Es kommt zur sogenannten Chimärisierung der Zellen, nämlich dass nach einiger Zeit etwa 15 Prozent der Herzzellen einen männlichen Genotyp haben.

Experten hoffen, dass die Daten dieser Studien und die Ergebnisse früherer Arbeiten zum Chimärismus noch mehr Interesse auf dem Gebiet der Herzregeneration wecken werden.

18. August 2003, Proc Natl Acad Sci USA.

Einleitung Diesen Sommer hat Intel etwas Seltsames getan: Es ist ihm gelungen, zwei ganze Generationen von Prozessoren für häufig verwendete Personalcomputer zu verändern. Zunächst wurde Haswell durch Prozessoren mit der Broadwell-Mikroarchitektur ersetzt, doch schon nach wenigen Monaten verloren sie ihren Status als Neuware und machten den Skylake-Prozessoren Platz, die noch mindestens eineinhalb Jahre lang die fortschrittlichsten CPUs bleiben werden . Dieser Sprung mit dem Generationswechsel geschah hauptsächlich im Zusammenhang mit den Problemen, mit denen Intel bei der Einführung der neuen 14-nm-Prozesstechnologie konfrontiert war, die sowohl bei Broadwell als auch bei Skylake zum Einsatz kommt. Produktive Träger der Broadwell-Mikroarchitektur verzögerten sich erheblich auf dem Weg zu Desktop-Systemen, und ihre Nachfolger wurden nach einem vorgeplanten Zeitplan veröffentlicht, was zu einer zerknitterten Ankündigung der Core-Prozessoren der fünften Generation und einer erheblichen Verkürzung ihres Lebenszyklus führte. Aufgrund all dieser Umwälzungen besetzte Broadwell im Desktop-Segment eine sehr enge Nische sparsamer Prozessoren mit leistungsstarkem Grafikkern und begnügt sich nun mit nur geringen Umsätzen, die für hochspezialisierte Produkte typisch sind. Die Aufmerksamkeit des fortgeschrittenen Teils der Benutzer richtete sich auf die Anhänger der Broadwell-Skylake-Prozessoren.

Es ist anzumerken, dass Intel seine Fans in den letzten Jahren nicht mit der Leistungssteigerung seiner Produkte zufrieden gestellt hat. Jede neue Prozessorgeneration steigert die spezifische Leistung nur um wenige Prozent, was letztendlich dazu führt, dass klare Anreize für Anwender fehlen, ältere Systeme aufzurüsten. Aber die Veröffentlichung von Skylake – einer CPU-Generation auf dem Weg, zu der Intel tatsächlich einen Sprung gemacht hat – weckte gewisse Hoffnungen, dass wir ein wirklich lohnendes Update der gängigsten Computerplattform bekommen würden. Allerdings geschah nichts dergleichen: Intel trat in seinem gewohnten Repertoire auf. Broadwell wurde der Öffentlichkeit als eine Art Ableger der Hauptreihe der Desktop-Prozessoren vorgestellt, und Skylake erwies sich in den meisten Anwendungen als geringfügig schneller als Haswell.

Daher erregte das Erscheinen von Skylake zum Verkauf allen Erwartungen zum Trotz bei vielen Skepsis. Nach Durchsicht der Ergebnisse realer Tests erkannten viele Käufer einfach nicht den eigentlichen Sinn des Umstiegs auf Core-Prozessoren der sechsten Generation. Tatsächlich ist der Haupttrumpf der neuen CPUs in erster Linie eine neue Plattform mit beschleunigten internen Schnittstellen, nicht jedoch eine neue Prozessor-Mikroarchitektur. Und das bedeutet, dass Skylake kaum wirkliche Anreize bietet, Altsysteme zu aktualisieren.

Dennoch möchten wir nicht ausnahmslos alle Nutzer von einem Umstieg auf Skylake abraten. Tatsache ist: Obwohl Intel die Leistung seiner Prozessoren nur in sehr verhaltenem Tempo steigert, sind seit dem Aufkommen von Sandy Bridge bereits vier Generationen der Mikroarchitektur vergangen, die noch immer in vielen Systemen funktionieren. Jeder Schritt auf dem Weg des Fortschritts hat zu einer Leistungssteigerung beigetragen, und heute kann Skylake im Vergleich zu seinen früheren Vorgängern eine deutliche Leistungssteigerung bieten. Um dies zu sehen, müssen Sie es nicht mit Haswell vergleichen, sondern mit früheren Vertretern der Core-Familie, die davor erschienen sind.

Eigentlich ist das genau der Vergleich, den wir heute machen werden. In Anbetracht dessen, was gesagt wurde, haben wir beschlossen, zu sehen, wie stark die Leistung der Core-i7-Prozessoren seit 2011 gestiegen ist, und haben in einem einzigen Test ältere Core-i7-Modelle der Generationen Sandy Bridge, Ivy Bridge, Haswell, Broadwell und Skylake gesammelt. Nachdem wir die Ergebnisse dieser Tests erhalten haben, werden wir versuchen zu verstehen, welche Prozessorbesitzer mit der Aufrüstung älterer Systeme beginnen sollten und welche von ihnen warten können, bis nachfolgende CPU-Generationen erscheinen. Nebenbei werfen wir einen Blick auf das Leistungsniveau der neuen Prozessoren Core i7-5775C und Core i7-6700K der Broadwell- und Skylake-Generationen, die noch nicht in unserem Labor getestet wurden.

Vergleichseigenschaften der getesteten CPUs

Von Sandy Bridge bis Skylake: Spezifischer Leistungsvergleich

Von Sandy Bridge bis Skylake: Was sich bei Intel-Prozessoren geändert hat

Wie wir getestet haben

Prozessoren:

Intel Core i7-2600K (Sandy Bridge, 4 Kerne + HT, 3,4–3,8 GHz, 8 MB L3);
Intel Core i7-3770K (Ivy Bridge, 4 Kerne + HT, 3,5–3,9 GHz, 8 MB L3);
Intel Core i7-4790K ( Haswell-Aktualisierung, 4 Kerne + HT, 4,0-4,4 GHz, 8 MB L3);
Intel Core i7-5775C (Broadwell, 4 Kerne, 3,3–3,7 GHz, 6 MB L3, 128 MB L4).
Intel Core i7-6700K (Skylake, 4 Kerne, 4,0–4,2 GHz, 8 MB L3).

CPU-Kühler: Noctua NH-U14S.
Motherboards:

ASUS Z170 Pro Gaming (LGA 1151, Intel Z170);
ASUS Z97-Pro (LGA 1150, Intel Z97);
ASUS P8Z77-V Deluxe (LGA1155, Intel Z77).

Erinnerung:

2x8 GB DDR3-2133 SDRAM, 9-11-11-31 (G.Skill F3-2133C9D-16GTX);
2x8 GB DDR4-2666 SDRAM, 15-15-15-35 (Corsair Vengeance LPX CMK16GX4M2A2666C16R).

Grafikkarte: NVIDIA GeForce GTX 980 Ti (6 GB/384-Bit GDDR5, 1000–1076/7010 MHz).
Festplattensubsystem: Kingston HyperX Savage 480 GB (SHSS37A/480G).
Netzteil: Corsair RM850i ​​​​(80 Plus Gold, 850 W).

Intel-Chipsatz-Treiber 10.1.1.8;
Intel Management Engine-Schnittstellentreiber 11.0.0.1157;
NVIDIA GeForce 358.50-Treiber.

Leistung

Ergibt FullHD-Auflösung mit maximalen Qualitätseinstellungen

Ergebnisse bei reduzierter Auflösung

Energieverbrauch

Schlussfolgerungen

Vor einigen Jahren, während der Herrschaft der Marke Pentium, erschien zum ersten Mal die Marke Intel Core und die gleichnamige Mikroarchitektur (Architektur 101), die nächste Generation der Intel-Mikroarchitektur mit dem Arbeitstitel Gesher („Brücke“ auf Hebräisch). wurde erstmals auf Folien über zukünftige Prozessoren erwähnt, die etwas später in Sandy Bridge umgewandelt wurden.

In dieser alten Zeit der Dominanz der NetBurst-Prozessoren, als sich die Konturen der kommenden Nehalem-Kerne gerade erst abzeichneten und wir uns mit den internen Strukturmerkmalen der ersten Vertreter der Core-Mikroarchitektur vertraut machten – Conroe für Desktop-Systeme, Merom für mobile Systeme und Woodcrest für Serversysteme...

Kurz gesagt, als das Gras grün war und vor Sandy Bridge es noch wie vor dem Mond war, sagten Intel-Vertreter schon damals, dass dies eine völlig neue Prozessor-Mikroarchitektur sein würde. Genau so können wir uns beispielsweise heute die mysteriöse Haswell-Mikroarchitektur vorstellen, die nach der Ivy-Bridge-Generation erscheinen wird, die wiederum im nächsten Jahr Sandy Bridge ersetzen wird.

Je näher jedoch das Veröffentlichungsdatum der neuen Mikroarchitektur rückt, desto mehr erfahren wir über ihre Funktionen, desto deutlicher werden die Ähnlichkeiten zwischen benachbarten Generationen und desto offensichtlicher wird der Entwicklungspfad der Änderungen in der Prozessorschaltung. Wenn es in der Tat eine Kluft zwischen den ersten Reinkarnationen der ersten Core-Architektur – Merom/Conroe, und dem Erstgeborenen der zweiten Core-Generation – Sandy Bridge, gibt, dann ist es die aktuelle letzte Version Die Core-Generation – der Westmere-Kern – und die kommende erste Version der heute getesteten Core-II-Generation – der Sandy-Bridge-Kern – scheinen ähnlich zu sein.

Dennoch sind die Unterschiede erheblich. So bedeutsam, dass wir nun endlich über das Ende der 15-jährigen Ära der P6-Mikroarchitektur (Pentium Pro) und die Entstehung einer neuen Generation der Intel-Mikroarchitektur sprechen können.

⇡ Sandy Bridge Mikroarchitektur: eine Vogelperspektive

Der Sandy Bridge-Chip ist ein Quad-Core-64-Bit-Prozessor mit Out-of-Order-Befehlsausführung, Unterstützung für zwei Datenströme pro Kern (HT) und Ausführung von vier Befehlen pro Taktzyklus; mit integriertem Grafikkern und integriertem DDR3-Speichercontroller; mit einem neuen Ringbus, Unterstützung für AVX-Vektorbefehle (Advanced Vector Extensions) mit 3 und 4 Operanden (128/256 Bit); Die Produktion erfolgt auf Linien, die den Standards des modernen 32-nm-Intel-Prozesses entsprechen.

Kurz gesagt, Sie können in einem Satz versuchen, die neue Generation von Intel Core II-Prozessoren für Mobil- und Desktop-Systeme zu charakterisieren, deren Massenauslieferung in naher Zukunft beginnen wird.

Intel Core II-Prozessoren, die auf der Sandy Bridge-Mikroarchitektur basieren, werden in einem neuen 1155-Pin-LGA1155-Design für neue Motherboards geliefert, die auf Chipsätzen der Intel 6-Serie basieren.

Ungefähr die gleiche Mikroarchitektur wird für Intel Sandy Bridge-EP-Serverlösungen relevant sein, mit Ausnahme tatsächlicher Unterschiede in Form einer größeren Anzahl von Prozessorkernen (bis zu acht), einem entsprechenden LGA2011-Prozessorsockel, einem größeren L3-Cache und einer erhöhten Anzahl von DDR3-Speichercontrollern und PCI-Unterstützung -Express 3.0.

Die vorherige Generation, die Westmere-Mikroarchitektur von Arrandale und Clarkdale für mobile und Desktop-Systeme, ist ein Design aus zwei Kristallen – einem 32-nm-Prozessorkern und einem zusätzlichen 45-nm-„Coprozessor“ mit einem Grafikkern und einem Speichercontroller an Bord , auf einem einzigen Substrat platziert und Daten über den QPI-Bus austauschen. Tatsächlich entwickelten die Intel-Ingenieure zu diesem Zeitpunkt unter Verwendung hauptsächlich früherer Entwicklungen eine Art integrierten Hybridchip.

Bei der Entwicklung der Sandy-Bridge-Architektur schlossen die Entwickler den Integrationsprozess ab, der bei der Entwicklung von Arrandale/Clarkdale begann, und platzierten alle Elemente auf einem einzigen 32-nm-Chip. Dabei gaben sie das klassische Erscheinungsbild des QPI-Busses zugunsten eines neuen Ringbusses auf . Die Essenz der Sandy-Bridge-Mikroarchitektur blieb im Rahmen der bisherigen Intel-Ideologie, die auf der Steigerung der Gesamtleistung des Prozessors durch Verbesserung der „individuellen“ Effizienz jedes Kerns beruht.

Der Aufbau des Sandy-Bridge-Chips lässt sich in folgende Hauptelemente unterteilen: Prozessorkerne, Grafikkern, L3-Cache und der sogenannte „System Agent“.

Im Allgemeinen ist die Struktur der Sandy Bridge-Mikroarchitektur klar. Unsere heutige Aufgabe besteht darin, den Zweck und die Implementierungsmerkmale jedes Elements dieser Struktur herauszufinden.

⇡ Ringverbindung

Die gesamte Modernisierungsgeschichte der Mikroarchitekturen von Intel-Prozessoren in den letzten Jahren ist untrennbar mit der konsequenten Integration immer mehr Module und Funktionen in einen einzigen Chip verbunden, die sich bisher außerhalb des Prozessors befanden: im Chipsatz, auf dem Motherboard usw. Dementsprechend stiegen mit zunehmender Prozessorleistung und zunehmendem Grad der Chipintegration auch die Anforderungen an den Durchsatz interner Interkomponentenbusse immer schneller. Auch nach der Einführung des Grafikchips in die Arrandale/Clarkdale-Chiparchitektur konnte man vorerst mit Interkomponentenbussen mit der üblichen Kreuztopologie auskommen – das reichte.

Allerdings ist die Effizienz einer solchen Topologie nur dann hoch, wenn nur wenige Komponenten am Datenaustausch teilnehmen. Um die Gesamtleistung des Systems zu verbessern, entschieden sich die Entwickler in der Sandy-Bridge-Mikroarchitektur für die Ringtopologie des 256-Bit-Interkomponentenbusses, die auf einer neuen Version der QPI-Technologie (QuickPath Interconnect) basiert, erweitert, modifiziert und erstmals implementiert wurde Architektur des Nehalem-EX-Serverchips (Xeon 7500) und ist auch für den Einsatz in Verbindung mit der Larrabee-Chiparchitektur geplant.

Ringbus-Version der Sandy Bridge-Architektur für Desktop und mobile Systeme(Core II) dient dem Datenaustausch zwischen sechs Schlüsselkomponenten des Chips: vier x86-Prozessorkernen, einem Grafikkern, L3-Cache und einem Systemagenten. Der Bus besteht aus vier 32-Byte-Bussen Ringe: Datenring, Anforderungsring, Snoop-Ring und Bestätigungsring. In der Praxis ermöglicht dies effektiv die Aufteilung des Zugriffs auf die 64-Byte-Last-Level-Cache-Schnittstelle in zwei verschiedene Pakete. Die Steuerung der Busse erfolgt über ein verteiltes Arbitrierungs-Kommunikationsprotokoll, während die Pipeline-Verarbeitung von Anforderungen mit der Taktfrequenz der Prozessorkerne erfolgt, was der Architektur zusätzliche Flexibilität beim Übertakten verleiht. Die Leistung des Ringbusses wird mit bewertet 96 GB pro Sekunde und Verbindung bei 3 GHz, was praktisch viermal schneller ist als Intel-Prozessoren der vorherigen Generation.

Die Ringtopologie und Busorganisation sorgen für minimale Latenz bei der Bearbeitung von Anfragen, maximale Leistung und hervorragende Skalierbarkeit der Technologie für Chipversionen mit unterschiedlicher Anzahl an Kernen und anderen Komponenten. Nach Angaben von Unternehmensvertretern können künftig bis zu 20 Prozessorkerne pro Chip an den Ringbus „angeschlossen“ werden, und eine solche Neugestaltung kann, wie Sie wissen, sehr schnell, flexibel und reaktionsschnell durchgeführt werden Reaktion auf aktuelle Marktbedürfnisse. Darüber hinaus befindet sich der Ringbus physisch direkt über den L3-Cache-Blöcken höheres Niveau Metallisierung, die das Design-Layout vereinfacht und den Chip kompakter macht.

L3 - Cache der letzten Ebene, LLC

Wie Sie vielleicht bereits bemerkt haben, wird der L3-Cache auf Intel-Folien als „Last Level Cache“ bezeichnet, also LLC – Last Level Cache. In der Sandy-Bridge-Mikroarchitektur ist der L3-Cache nicht nur auf die vier Prozessorkerne verteilt, sondern dank des Ringbusses auch zwischen dem Grafikkern und dem Systemagenten, der unter anderem ein Hardware-Grafikbeschleunigungsmodul und umfasst eine Videoausgabeeinheit. Gleichzeitig verhindert ein spezieller Tracing-Mechanismus das Auftreten von Zugriffskonflikten zwischen Prozessorkernen und Grafik.

Jeder von vier Prozessor Kerne haben direkten Zugriff auf „ihr“ L3-Cache-Segment, wobei jedes L3-Cache-Segment die halbe Breite seines Busses für den Zugriff auf den Ringdatenbus bereitstellt, während die physikalische Adressierung aller vier Cache-Segmente durch eine einzige Hash-Funktion erfolgt. Jedes L3-Cache-Segment verfügt über einen eigenen unabhängigen Ringbus-Zugriffscontroller; er ist für die Verarbeitung von Anforderungen zur Platzierung physischer Adressen verantwortlich. Darüber hinaus kommuniziert der Cache-Controller ständig mit dem Systemagenten, um fehlgeschlagene L3-Zugriffe, die Kommunikation zwischen Komponenten und nicht zwischenspeicherbare Zugriffe zu überwachen.

Weitere Details zur Struktur und den Betriebsmerkmalen des L3-Cache-Speichers von Sandy-Bridge-Prozessoren werden bei Bedarf im Laufe des Kennenlernens der Mikroarchitektur weiter unten im Text aufgeführt.

⇡ Systemagent: DDR-Speichercontroller3, PCUund andere

Bisher umfasste die Intel-Terminologie anstelle der Definition des Systemagenten den sogenannten „Non-Core“ – Uncore, also „alles, was nicht im Core enthalten ist“, nämlich L3-Cache, Grafik, Speichercontroller usw Controller wie PCI Express usw. Aus Gewohnheit nannten wir die meisten dieser Elemente Northbridge, die vom Chipsatz auf den Prozessor übertragen wurden.

Der Systemagent der Sandy Bridge-Mikroarchitektur umfasst einen DDR3-Speichercontroller, eine Power Control Unit (PCU), PCI-Express 2.0-Controller, DMI, eine Videoausgabeeinheit usw. Wie alle anderen Elemente der Architektur ist der Systemagent mit verbunden gemeinsames Systemüber einen leistungsstarken Ringbus.

Die Architektur der Standardversion des Sandy Bridge-Systemagenten impliziert das Vorhandensein von 16 PCI-E 2.0-Busspuren, die auch auf zwei 8-spurige PCI-E 2.0-Busse oder einen 8-spurigen PCI-E 2.0-Bus verteilt werden können und zwei PCI-E-Busse. E 2.0 auf vier Leitungen. Der Dual-Channel-DDR3-Speichercontroller ist nun auf den Chip „zurückgekehrt“ (bei Clarkdale-Chips befand er sich außerhalb des Prozessorchips) und wird nun höchstwahrscheinlich für eine deutlich geringere Latenz sorgen.

Die Tatsache, dass der Speichercontroller in Sandy Bridge zum Dual-Channel-Controller geworden ist, dürfte diejenigen nicht erfreuen, die bereits beträchtliche Summen für Übertaktungskits mit Drei-Channel-DDR3-Speicher ausgegeben haben. Nun, es kommt vor, dass jetzt Sätze mit nur einem, zwei oder vier Modulen relevant sind.

Wir haben einige Gedanken über die Rückkehr zu einem Dual-Channel-Speichercontroller-Design. Vielleicht hat Intel damit begonnen, Mikroarchitekturen für die Arbeit mit DDR4-Speicher vorzubereiten? Was aufgrund der Umstellung von der „Stern“-Topologie auf die „Punkt-zu-Punkt“-Topologie in Versionen für Desktop- und Mobilsysteme per Definition nur zweikanalig sein wird (für Server werden spezielle Multiplexermodule verwendet) . Dies sind jedoch nur Vermutungen; es liegen nicht genügend Informationen über den DDR4-Standard selbst vor, um sichere Annahmen treffen zu können.

Der im Systemagenten befindliche Power-Management-Controller ist für die zeitnahe und dynamische Skalierung der Versorgungsspannungen und Taktfrequenzen von Prozessorkernen, Grafikkernen, Caches, Speichercontrollern und Schnittstellen verantwortlich. Besonders hervorzuheben ist, dass Leistung und Taktrate für die Prozessorkerne und den Grafikkern unabhängig voneinander gesteuert werden.

Nicht zuletzt dank dieses Power-Management-Controllers wird eine völlig neue Version der Turbo-Boost-Technologie umgesetzt. Tatsache ist, dass die Sandy-Bridge-Mikroarchitektur abhängig vom aktuellen Zustand des Systems und der Komplexität des zu lösenden Problems es der Turbo-Boost-Technologie ermöglicht, die Prozessorkerne und integrierten Grafiken für einige Zeit auf ein Niveau zu „übertakten“, das die TDP deutlich übersteigt lange Zeit. Und warum nicht regelmäßig diese Gelegenheit nutzen, solange das Kühlsystem noch kalt ist und eine größere Wärmeabfuhr leisten kann als ein bereits warmes?

Neben der Tatsache, dass die Turbo-Boost-Technologie es nun ermöglicht, alle vier Kerne regelmäßig über die TDP-Grenzen hinaus zu „übertakten“, ist es auch erwähnenswert, dass die Leistung und das Wärmemanagement der Grafikkerne in Arrandale/Clarkdale-Chips tatsächlich nur eingebaut, aber nicht vollständig in den Prozessor integriert, erfolgte über einen Treiber. In der Sandy-Bridge-Architektur ist dieser Prozess nun auch dem PCU-Controller zugeordnet. Eine solche enge Integration des Versorgungsspannungs- und Frequenzsteuerungssystems ermöglichte es, in der Praxis deutlich aggressivere Szenarien für den Betrieb der Turbo-Boost-Technologie umzusetzen, bei denen sowohl die Grafik als auch alle vier Prozessorkerne bei Bedarf und unter bestimmten Bedingungen gleichzeitig arbeiten können bei erhöhten Taktfrequenzen mit deutlichem TDP-Überschuss, jedoch ohne Nebenwirkungen.

Das Funktionsprinzip der neuen Version der Turbo-Boost-Technologie, die in Sandy-Bridge-Prozessoren implementiert ist, wird in einer Multimedia-Präsentation, die im September auf dem Intel Developer Forum in San Francisco gezeigt wurde, perfekt beschrieben. Das Video unten zu diesem Moment in der Präsentation wird Ihnen schneller und besser als jede Nacherzählung mehr über Turbo Boost erzählen.

Wir müssen noch herausfinden, wie effektiv diese Technologie in seriellen Prozessoren funktionieren wird, aber was Intel-Spezialisten während einer geschlossenen Demonstration der Sandy-Bridge-Fähigkeiten bei IDF in San Francisco zeigten, ist einfach erstaunlich: sowohl eine Erhöhung der Taktfrequenz als auch dementsprechend die Prozessorleistung und Grafiken können sofort fantastische Niveaus erreichen.

Es gibt Informationen, dass bei Standard-Kühlsystemen der Modus einer solchen „Übertaktung“ mittels Turbo Boost und Überschreitung der TDP im BIOS auf einen Zeitraum von 25 Sekunden begrenzt wird. Aber was wäre, wenn Motherboard-Hersteller mithilfe eines exotischen Kühlsystems eine bessere Wärmeableitung garantieren könnten? Hier eröffnen sich Freiheiten für Overclocker...

Jeder der vier Sandy-Bridge-Kerne kann bei Bedarf unabhängig voneinander in einen Modus mit minimalem Stromverbrauch geschaltet werden, auch der Grafikkern kann in einen sehr sparsamen Modus geschaltet werden. Der Ringbus und der L3-Cache können aufgrund ihrer Verteilung auf andere Ressourcen nicht deaktiviert werden. Für den Ringbus ist jedoch ein besonders sparsamer Standby-Modus vorgesehen, wenn er nicht geladen ist, und der L3-Cache verwendet die traditionelle Technologie zum Abschalten ungenutzter Ressourcen Transistoren, die uns bereits aus früheren Mikroarchitekturen bekannt sind. Somit sorgen Sandy-Bridge-Prozessoren in mobilen PCs für eine lange Lebensdauer autonomer Betrieb bei Batteriebetrieb.

Videoausgabe- und Multimedia-Hardware-Dekodierungsmodule sind ebenfalls in den Systemagentenelementen enthalten. Im Gegensatz zu seinen Vorgängern, bei denen die Hardware-Dekodierung dem Grafikkern zugewiesen wurde (wir werden das nächste Mal über seine Fähigkeiten sprechen), verwendet die neue Architektur ein separates, viel produktiveres und wirtschaftlicheres Modul für die Dekodierung von Multimedia-Streams, und zwar nur im Kodierungsprozess Beim (Komprimieren) von Multimediadaten werden die Fähigkeiten der Shader-Einheiten des Grafikkerns und des L3-Caches genutzt.

Im Einklang mit modernen Trends werden Tools zur Wiedergabe von 3D-Inhalten bereitgestellt: Das Sandy Bridge-Hardware-Dekodierungsmodul kann problemlos zwei unabhängige MPEG2-, VC1- oder AVC-Streams gleichzeitig verarbeiten Komplettlösung HD.

Heute haben wir uns mit der Struktur der neuen Generation der Intel Core II-Mikroarchitektur mit dem Arbeitstitel Sandy Bridge vertraut gemacht und die Struktur und das Funktionsprinzip einer Reihe von Schlüsselelementen dieses Systems herausgefunden: dem Ringbus, dem L3-Cache-Speicher und dem Systemagent, der einen DDR3-Speichercontroller, ein Steuermodul-Netzteil und andere Komponenten umfasst.

Dies ist jedoch nur ein kleiner Teil der neuen Technologien und Ideen, die in der Sandy Bridge-Mikroarchitektur umgesetzt wurden; nicht weniger beeindruckende und groß angelegte Änderungen haben sich auf die Architektur der Prozessorkerne und des integrierten Grafiksystems ausgewirkt. Das ist also nicht das Ende unserer Geschichte über Sandy Bridge – Fortsetzung folgt.

Nehmen wir gleich an, dass die L1I- und L2-Caches nahezu unverändert geblieben sind – der erste hat wieder eine Assoziativität von 8 (wie vor Nehalem) und der zweite hat eine leicht erhöhte Latenz. Die wichtigste Änderung der Kerne in Bezug auf Caches liegt im Zugriff auf L1D, der nun 3-Port ist: Zusätzlich zu den separaten Lese- und Schreibports wurde ein weiterer zum Lesen hinzugefügt. Darüber hinaus berechnet, wie bereits erwähnt, im Nehalem-Scheduler der 2. Port die Leseadresse und führt den Lesevorgang selbst aus, der 3. Port berechnet (nur) die Schreibadresse und der 4. Port führt den Schreibvorgang selbst aus. In SB können die Ports 2 und 3 sowohl beliebige Adressen berechnen als auch Lesevorgänge durchführen.

Ein aufmerksamer Leser wird sofort einen Haken finden: Es gibt 3 L1D-Ports und 2 Adressgeneratoren. Bei nicht mehr als 16-Byte-Austauschvorgängen beträgt ihre etablierte maximale Rate 32 Bytes/Zyklus (entweder zwei Lesevorgänge oder Lesen und Schreiben). 32-Byte-Operationen werden von jedem Port in zwei Taktzyklen bedient, und die Adressberechnung für bestimmtes Team tritt während des ersten von ihnen auf. Für zwei Lesevorgänge und einen Schreibvorgang sind also innerhalb von zwei Taktzyklen drei Adressen erforderlich – dann kann beim Streaming-Austausch innerhalb von zwei Taktzyklen eine der drei erforderlichen Adressen vorab berechnet werden zweiter Takt vorherige 32-Byte-Operation. Nur so erreichen wir das gewünschte Maximum von 48 Bytes/Zyklus.

Es entsteht ein ziemlich seltsamer Kompromiss: Drei 16-Byte-Operationen pro Taktzyklus können nicht auf einem Thread ausgeführt werden. Andererseits können Sie Adressen für zwei 32-Byte-Austausche in einem Taktzyklus berechnen, aber Sie können nicht einmal einen 32-Byte-Lesevorgang in einem Taktzyklus ausführen, da die Leseports nicht kombiniert sind. Das heißt, entweder haben wir nicht genügend AGUs (die in den Ports 2 und 3), oder die Breite der Ports oder die Möglichkeit, sie zu kombinieren.

Wie wir aus der Theorie wissen, erfolgt Multiporting in Caches meist nicht explizit, sondern imaginär mittels Multibanking. Allerdings brach Nehalem diese Regel, indem es 8-Transistor-Bitzellen für alle Kern-Caches implementierte. Neben größeren Einsparungen (mehr dazu im Artikel zur Mikroarchitektur). Intel Atom, das ebenfalls ein solches Schema verwendet), ermöglicht dies auch den Erhalt eines echten 2-Ports (Lesen + Schreiben), der in L1D verwendet wurde – es gab keine Adresskonflikte in den vorhandenen 8 Bänken. In SB gibt es immer noch 8 Bänke, aber es gibt bereits 3 Ports. Natürlich sind Konflikte unvermeidlich, aber nur zwischen den gelesenen Portadressen.

Jede L1D-Bank ist 8 Byte breit und bildet zusammen eine Zeichenfolge, sodass jeder der 16-Byte-Ports 1–2 Bänke für ausgerichteten Zugriff und 2–3 für nicht ausgerichteten Zugriff verwendet. Beispielsweise verwendet ein 8-Byte-Lesevorgang, der eine 8-Byte-Grenze überschreitet, zwei Bänke, ebenso wie ein ausgerichteter 16-Byte-Lesevorgang. Bei SB tritt ein Konflikt auf, wenn mindestens eine der von einer Lesung benötigten Banken auch von der zweiten benötigt wird und auf eine andere Leitung zugegriffen werden soll. Letzteres bedeutet, dass es keinen Konflikt gibt, wenn für beide Lesevorgänge nicht nur dieselbe(n) Bank(en), sondern auch dieselben Zeilennummern darin (in ihnen) erforderlich sind, da es nur einen tatsächlichen Zugriff gibt und dieser beide bedient Zugriffe. In Nehalem, wo es nur eine Lesung pro Takt gibt, konnte dies offensichtlich nicht passieren.

Nachdem wir den nicht ausgerichteten Zugriff erwähnt haben, wollen wir über „sündigere“ Fälle sprechen – das Überschreiten einer Cache-Zeile, das eine Strafe von 5 Zyklen kostet, und einer Seitengrenze (meistens 4 KB), die im Durchschnitt mit 24 Zyklen bestraft wird (die (Situation erfordert Pipeline-Serialisierung). Darüber hinaus ist die letzte Ziffer unerklärlich, da TLBs, wie wir weiter unten sehen werden, in der Lage sind, beide benachbarten Seiten gleichzeitig zu verarbeiten – aber selbst bei sequentiellem Zugriff kann keine zweistellige Ziffer erhalten werden ...

LSU

Im LSU (dem L1D-Controller, den Intel hartnäckig MOB nennt) gibt es nicht weniger Änderungen als im Cache selbst. Beginnen wir mit der Tatsache, dass sich die Lesewarteschlange von 48 auf 64 Zellen und die Schreibwarteschlange von 32 auf 36 vergrößert hat. Jede Zelle ist an eine Einheit gebunden und die Schreibwarteschlange speichert außerdem 32 Bytes Daten (von 16). Die Lesewarteschlange speichert alle Lesebefehle, es können jedoch zu jedem Zeitpunkt nicht mehr als 32 in verschiedenen Phasen verarbeitet werden. Tatsächlich handelt es sich um separate Dispatcher und Scheduler, deren „ROB“ 64 UOPs und die „Reservierung“ 32 speichert. Wenn der Lesevorgang abgeschlossen ist, wird der UOP aus dieser Reservierung entfernt, verbleibt jedoch in der Lesewarteschlange, bis er zurückgezogen wird. Die Schreibwarteschlange speichert Informationen, bis die vorherigen Befehle zurückgezogen werden, wenn klar ist, dass die Adresse, die Daten und die Tatsache, dass der Befehl ausgeführt wurde, korrekt sind, was bedeutet, dass Sie versuchen können, ihn in den Cache zu schreiben. Wenn der Versuch erfolgreich ist, wird die Datensatz-UOP zurückgezogen, wodurch sowohl in der Warteschlange als auch im ROB Platz frei wird. Bei einem Aussetzer oder anderen Problemen verzögert sich die Aufnahme.

Wie alle modernen Caches ist L1D nicht blockierend – nach einem Fehlschlag kann er weitere Anfragen annehmen und sich gleichzeitig mit geladenen Daten füllen. Der Cache hält sogar 3 Fehlschlägen/Zyklus stand. Es werden so viele Fehler gleichzeitig gehalten, wie Füllpuffer vorhanden sind. In SB verfügt L1D wie in seinem Vorgänger über 10 davon und L2 über 16. Die Lazy-Write-Richtlinie in L1D und L2 bedeutet, dass die geänderte Zeile bis zur Räumung im Cache verbleibt, Informationen über die Tatsache ihrer Änderung (falls vorhanden) jedoch nicht verfügbar sind (Daten waren vorher „frisch“) werden an die Tags der entsprechenden Zeile in L3 gesendet.

L3-Cache

Physisch ist der L3-Cache weiterhin entsprechend der Anzahl der x86-Kerne in Bänke unterteilt. Nehalem hatte die Gelegenheit, eine Aufnahme zu machen Und ein Lesevorgang zu/von L3 pro Taktzyklus, wenn sie in verschiedenen Bänken landeten, da für den gesamten Cache ein gemeinsamer Switch und Controller verwendet wurde. Jetzt ist die Organisation der Banken anders: Sie können eine Notiz machen oder Lesen, aber in jeder Bank separat. Und weil die Zahl inbegriffen Bänke sind fast immer gleich der Anzahl der Kerne (Ausnahmen wurden bisher nur bei Xeon-Servern mit 6–10 Kernen gefunden, wo in einigen Bankmodellen 1 mehr oder weniger Kerne vorhanden sind), dies erhöht linear den Spitzendurchsatz von L3 mit zunehmender Anzahl an Kernen. Wenn man bedenkt, dass er von allen Kernen und der GPU gemeinsam genutzt wird, ist dies sehr nützlich, da der Ausfall pro Kern bisher das Hauptproblem bei jedem gemeinsam genutzten Cache war.

Eine weitere wichtige Änderung in L3 besteht darin, dass es jetzt mit voller Kernfrequenz läuft. Genauer gesagt, x86-Kerne. Genauer gesagt, welche gerade funktionieren, da einige der Kerne möglicherweise schlafen. Dies erhöht nicht nur den Durchsatz, sondern verringert auch die Latenz, die natürlich anhand der Kerntakte bei ihrer Frequenz gemessen wird. Und jetzt (siehe) sind sie in SB um 30 % zurückgegangen. Dies trotz der Tatsache, dass die Cache-Frequenz selbst nicht um 30 % gestiegen ist. Der Grund dafür ist, dass beim Durchqueren des Datenstroms durch die Leistungs- (gemessen durch die logischen „0“ und „1“ in Volt) und insbesondere durch die Frequenzbereiche eine Verzögerung von mehreren Taktzyklen für die Pegelumwandlung und das Zusammenfallen auftritt die Taktflanken. Bei SB gibt es kein solches Problem, da L3 mit der gleichen Spannung arbeitet wie laufende x86-Kerne (nicht deaktiviert) und die Frequenz aller aktiv geladenen Kerne immer gleich ist (einschließlich der Verwendung der Turbo-Boost-Technologie) – und zwar bei diese L3-Frequenz wird angepasst.

Es stimmt, alles könnte interessanter werden. Dem aufmerksamen Leser ist aufgefallen, dass der L2-Cache mit der halben Frequenz arbeitet und daher bei einem 64-Byte-Port die Hälfte der Bandbreite verliert. Diese Lösung hängt offenbar damit zusammen, dass 32 Bytes/Zyklus ausreichend sind, und daher ist es möglich, sparsamere Transistoren zu verwenden, die darüber hinaus mit einer niedrigeren Frequenz arbeiten. Für L3 ist dies nicht zuverlässig bekannt, es kann jedoch davon ausgegangen werden, dass die Situation dort dieselbe ist: Nur Ringbus-Port-Controller arbeiten mit hohen Frequenzen und verarbeiten 32 Bytes/Zyklus in jedem Port (mehr dazu weiter unten), aber im Cache selbst verarbeitet alle 2 Taktzyklen bis zu 64-Byte-Strings.

Wie bei Nehalem ist jede L3-Bank in 512-KB-Blöcke und 4 Pfade unterteilt. Die meisten CPUs der Core-i-Serie verfügen über 3 oder 4 solcher Blöcke in jeder Bank. und durch Assoziativität (bis zu 24), was bei den teuersten CPUs bis zu 30 MB ergibt. Für SB werden vorerst „nur“ 8-Core-Xeons mit einem 20-Wege-L3 von 20 MB versprochen.

Für Fans der Kunstkamera fügen wir hinzu, dass der einzige Vertreter der Nehalem-Architektur mit einem funktionierenden Kern (und einer L3-Bank mit 2 MB) seltsamerweise nicht irgendein stillschweigend veröffentlichter Ultra-Budget-Celeron ist, sondern der Xeon LC3518. Das ist physisch ein gewöhnlicher 4-Kern-Nehalem mit drei (!) deaktivierten Kernen und ihren Bänken. Auch die Autoren von SB haben solche Wunder vorbereitet – das sind die Modelle Celeron B und Pentium B, bei denen 2 Kerne und eine GPU nicht 4, nicht 3, sondern 2 MB Cache ausmachen, wobei die Assoziativität auf 8 Pfade halbiert wird.

Wie sein Vorgänger nutzen SB-Kerne die CMOS-Logik aktiver als die dynamische Logik, was sich in der Fehlerhäufigkeit im Betrieb widerspiegelt. Dies erforderte die Implementierung leistungsfähigerer Algorithmen und Codes (ECC) in den Kern-Caches, die in der Lage sind, 2-Bit-Fehler in jedem Byte zu erkennen und zu korrigieren und 3-Bit-Fehler zu erkennen (aber nicht zu korrigieren). Bisher konnten CPUs bis zu zwei fehlerhafte Bits erkennen und eines korrigieren, sodass durchschnittlich 1 ECC-Bit pro Byte geschützt werden musste. Der neue Code benötigt offenbar mindestens 1,5 Bits/Byte – das können wir etwas später überprüfen.

Ringbus

Nicht nur unser aufmerksamer Leser hat erraten, wie man L3 und Kerne so verbindet, dass der Cache-PS proportional zur Anzahl der Bänke (und damit der Kerne) wächst. Allerdings ist dieser Ringbus entgegen der Behauptung von Intel nicht das erste Mal, dass er in SB auftaucht. Abgesehen von verschiedenen Spezialprozessoren (insbesondere einigen GPUs) tauchte es unter den CPUs im Allgemeinen im 9-Kern-Sony/IBM Cell BE (2007) auf. Für Intel-CPUs wurde der Ringbus in der 8-Core-Server-Xeon-Nehalem-EX-Serie (2010) eingeführt, von wo aus er mit geringfügigen Änderungen zu SB kam. Auch die gerade erschienenen Westmere-EX (Xeon E7) Server verfügen darüber.

Es gibt 4 Busse in jede Richtung: Anfragen, Bestätigungen (zur Unterstützung) und die Daten selbst (32 Byte breit) – natürlich ist alles durch ECC-Bits geschützt. Das Austauschprotokoll ist eine leicht modifizierte und erweiterte Version des QPI-Busses, den wir gewohnt sind, als Punkt-zu-Punkt-Interprozessorbus zu sehen, ähnlich dem HyperTransport in AMD-CPUs. Innerhalb des Prozessors sind die verbundenen „Punkte“ Agenten, von denen jeder über zwei Paare von Bus-Ports (Empfangen und Senden in jede Richtung) und ein Paar von Client-Ports verfügt. Busverbindungen sind mit den Busverbindungen verbunden und verbinden benachbarte Agenten. Clients sind normalerweise mit einem lokalen x86-Kern und einer lokalen L3-Bank verbunden. Bei 2/4-Core-SBs ist jedoch einer der Edge-Agenten nur mit der GPU verbunden, und der zweite ist nur mit dem „Systemagenten“ verbunden; Auch die Busanschlüsse werden zur Hälfte genutzt, da sich der Bus an diesen Stellen um 180° dreht und die gegenüberliegenden Verbindungen verbindet. Ein 8-Kern-Server-SB verfügt über 8 reguläre Agenten und 4 Endagenten, von denen jeder die Richtung beider Busse um 90° dreht, alle Bus-Ports nutzt und einen Client-Controller bedient: jeweils 2 für den Speicher und für externe Busse (QPI). und PCIe).

Wenn eine Anfrage eintrifft, hasht der lokale Agent die Adresse, um die Daten gleichmäßig auf die Banken zu verteilen, bestimmt die Übertragungsrichtung der Anfrage (es sei denn, sie muss sofort bedient werden – im zweiten Client-Port) und wartet auf den Bus kostenlos (aktueller Verkehr hat Vorrang vor neuem Verkehr). In jedem Taktzyklus überwacht jeder Agent die Empfangsports beider Richtungen und vergleicht die Zieladresse in der empfangenen Nachricht mit seiner eigenen: Wenn sie übereinstimmt, wird die Nachricht an einen der Client-Ports übertragen. Andernfalls wird es an den Ausgangsport übertragen, um über einen Taktzyklus den benachbarten Agenten zu erreichen. Stellt sich während eines Taktzyklus heraus, dass der Ausgangsport frei ist, fügt der Agent entweder seine Nachricht ein (sofern andere auf diese Richtung warten) oder sendet ein Signal an den nächsten Agenten über einen freien Bus.

Somit entspricht die maximale Busbandbreite dem Halbprodukt aus der Anzahl der verwendeten Bus-Ports aller Agenten, 32 Bytes und der Frequenz. „Semi-“ – weil für jeden Link 2 Ports benötigt werden. Wenn man bedenkt, dass der Ring wie L3 mit den maximalen Kernfrequenzen arbeitet, fällt das absolute Maximum seiner PS sehr groß aus: für eine 4-Kern-CPU bei 3 GHz - 960 Milliarden Bytes/s (laut „glorious“ Tradition der Festplattenhersteller, nennen wir das 960 GB /Mit:). Zum Vergleich: In Cell BE übertragen die Ringe ebenfalls 32 Bytes in jede Richtung, eine Übertragung erfordert jedoch 2 Taktzyklen, sodass diese 9-Kern-CPU ungefähr die gleichen 960 GB/s bei 3 GHz erreicht.

Physisch sind die Busverbindungen mit Gleisen auf der höchsten für die Signalübertragung verfügbaren Ebene – der 7. und 8. Ebene – ausgelegt. Die darüber liegenden Schichten werden nur für Strom und Pads verwendet. Darüber hinaus verlaufen die Gleise auf den L3-Bänken und nehmen keinen separaten Platz ein. Mit diesem Gerät können Sie den Bus durch einfaches Kopieren von Agenten und Links skalieren, was viel einfacher ist als das Hinzufügen zusätzlicher Ports zum zentralen Switch. Letzteres hat jedoch auch einen Vorteil: Die Verzögerung beim direkten Umschalten ist viel geringer als beim Transit. Aufgrund der höheren Frequenz hatte der L3-Cache in SB jedoch immer noch eine geringere Latenz als in Nehalem.

Unterstützung für Hardware-Debugging

Apropos Ringbus: Erwähnenswert ist eine neue Debugging-Funktion – Generic Debug eXternal Connection (GDXC). Es ermöglicht Ihnen, den Datenverkehr und die Bussynchronisierungsbefehle zu überwachen und sie an einen externen Logikanalysator umzuleiten, der an einen speziellen Port des Prozessors angeschlossen ist. Bisher standen solche subtilen Tools nur Motherboard-Herstellern (natürlich unter völliger Geheimhaltung) und den Entwicklern selbst zur Verfügung. GDXC steht aber auch Systemprogrammierern zur Verfügung, was theoretisch dabei helfen soll, Fehler zu erkennen und Grafiktreiber zu optimieren. Was „normale Programmierer“ betrifft, werden sie sicherlich von einer Erhöhung (von 6 auf 8) der Anzahl der Leistungs- und Ereigniszähler in jedem Kern profitieren.

Kohärenz und OpenCL „Unterstützung“

Nehalem war die erste Intel-CPU seit dem Pentium 4, bei der der Cache der letzten (d. h. 3.) Ebene im Vergleich zu den anderen inklusiv wurde. Dies bedeutet, dass es in einem Multiprozessorsystem für Prozessoren einfacher ist, den Überblick über über verschiedene Caches verstreute Datenkopien zu behalten, was zur Aufrechterhaltung der Cache-Kohärenz erforderlich ist. Zu diesem Zweck speichern die Tags jeder Zeile in L3 unter anderem eine Reihe von Bits, die Kernel angeben Das Die CPUs, in deren Caches diese Zeile kopiert wurde, sowie die Nummern Andere CPUs, deren Caches auch eine Kopie davon haben. Für Westmere-EX beträgt die Anzahl solcher Bits wahrscheinlich mindestens 17 (10 Kerne + 7 „andere“ CPUs). Darüber hinaus gleichzeitig Standardprotokoll Kohärenz wurde MESI auf MESIF aktualisiert, einschließlich des 5. Forward-Status, der eine Antwort auf eine Snoop-Anfrage von einer anderen CPU ermöglicht (in MESI konnte jede CPU antworten, was den Snoop-Verkehr erhöhte). AMD ließ sich auch von der Überlegung leiten, den Snoop-Verkehr zu minimieren, den 5. Owned-Status für seine Opterons hinzuzufügen und das MOESI-Protokoll zu erhalten.

Wenn sich beim Zugriff auf L3 von einem beliebigen Kern aus herausstellt, dass die erforderliche Zeile von einem anderen Kern zwischengespeichert wird (der Einfachheit halber nehmen wir an, dass es sich um einen handelt) und von diesem geändert werden kann, wird auf dessen L1D- und L2-Caches zugegriffen, um den aktuellen Wert zu überprüfen Zustand. Die Prüfung wird als „clean“ bezeichnet, wenn die Daten intakt sind, und als „dirty“, wenn sie geändert wurden und ein Kopieren in den anfordernden Kernel und L3 erfordern. Bei SB führt der erste Fall zu einer Verzögerung von 43 Taktzyklen und der zweite von 60. Aus irgendeinem Grund sind diese in der Dokumentation angegebenen Zahlen Konstanten, obwohl sie vom topologischen Abstand zwischen den Kernen auf dem Ringbus abhängen sollten. Und der Unterschied von 17 Taktzyklen ist viel größer als die erforderlichen 2 Taktzyklen für die Übertragung von 64 Bytes ...

Neu bei SB im Hinblick auf die L3-Inclusive-Richtlinie ist, dass die GPU auch die vorhandenen Bits von Datenkopien in Kerncaches berücksichtigt. Das heißt, aus Sicht des Programms kann die GPU als Vektor-GPU verwendet werden, die mit gemeinsamen Daten in einem gemeinsamen Adressraum arbeitet. Theoretisch dürfte die Unterstützung von OpenCL 1.1 in der GPU dazu beitragen, wie Thomas Piazza, Leiter der Grafikarchitekturabteilung von Intel, zu sagen wusste. Einige Analysten schrieben jedoch hartnäckig, dass OpenCL in SB nicht unterstützt werde. Ein anderer Detektiv? Ja, und er ist enträtselt.

Laut einem anderen Unternehmensvertreter ist der Support physisch verfügbar, aufgrund der Nichtverfügbarkeit des Treibers werden jedoch bei der Aktivierung weiterhin nur x86-Kernressourcen verwendet. Es wurde nicht gesagt, wann das Update erscheinen wird, wo alles funktionieren wird. Über weniger offizielle Kanäle erhielt man einen Hinweis darauf, dass dies vor diesem GP der Fall war irgendwie kann als Coprozessor verwendet werden. Aber erst nach Fertigstellung des erforderlichen SDK (Toolpaket für Programmierer) wird der GP nicht „irgendwie“, sondern auf menschliche Weise zugänglich sein. :) :)

Um den Zugriff auf Daten zu erleichtern, ist der gesamte CPU-Adressraum in drei Abschnitte unterteilt: für x86-Kerne, GPU und nicht kohärente Daten. Die GPU-Partition nutzt „schwache“ Kohärenz, um die in der Software über den Treiber durchgeführten Prüfungen zu beschleunigen (insbesondere werden Daten durch Synchronisierungsverfahren und nicht automatisch an die x86-Partition gesendet). Nicht kohärente Daten werden von der GPU auch für abschließende Vorgänge zur Übertragung des fertigen Frames in den Speicher verwendet.

Jeder Pfad in L3 verfügt über drei Attributbits, die angeben, dass der Inhalt dieser Zeilen in jeder beliebigen Kombination zu den oben genannten drei Abschnitten gehört. Um jedoch die Kosten für die Aufrechterhaltung der Kohärenz zwischen Partitionen zu minimieren, werden Kohärenzprotokolle und Semantiken (jeweils unterschiedlich) nur angewendet, wenn dies ausdrücklich erforderlich ist – das heißt, wenn ein einzelner Pfad einen Bereich zwischenspeichert, der als für mehrere Partitionen gemeinsam markiert ist.

Und

Der Systemagent ist der Teil des „Extra-Kernels“, der nach Abzug des L3-Cache und der GPU erhalten wird. Was bleibt, ist Folgendes:

• ein Arbiter mit eigenem Ringbus-Port – schaltet Datenflüsse zwischen anderen Teilen des Agenten;
• GDXC-Debug-Bus-Port;
• QPI-Buscontroller (1–2 Anschlüsse für 25,6, 28,8 oder 32 GB/s) – offensichtlich nur in Servermodellen vorhanden;
• PCIe 2.0-Buscontroller (bei 1) oder 3.0 (2 GPU/s, nur für Xeon) – je nach Modell kann er 16-, 20-, 24- und 40-spurig sein und ermöglicht je nach Anzahl unterschiedliche Verbindungsschemata Anzahl der Lanes: für die gängigsten 20-Lane-Modelle sind x16+x4 (nur diese Option ist für die meisten mobilen SBs verfügbar), x8+x8+x4 und x8+x4+x4+x4 (nur für Low-End-Xeon);
• Buscontroller 2.0 – für die Verbindung mit dem PCH (Chipsatz): Tatsächlich verdoppelte ein leicht umgewandelter 4-Lane-PCIe-Kanal im Vergleich zu Version 1.0 (in Nehalem und Atom) die Bandbreite auf 4 GB/s (Summe in beide Richtungen). ;
• „Flexible Display Interconnect“ (FDI) – ein Port zum Anschluss an den Controller physischer Bildschirmschnittstellen als Teil des Chipsatzes, ebenfalls von PCIe konvertiert;
• Video(de)kodierungsbeschleuniger;
• Speichercontroller;
• programmierbarer Leistungsregler (Power Control Unit, PCU) mit eigener Firmware.

Am interessantesten sind hier die letzten 3 Punkte. Für die Überprüfung des grafischen Teils belassen wir jedoch den Videobeschleuniger und sprechen gleich über den ICP. Es unterstützt 2–4 Speicherkanäle bis zu DDR3-1600 (mit 12,8 GB/s Speicherbandbreite pro Kanal), aber nur 2 Kanäle DDR3-1333 für Desktop- und mobile CPUs. Jeder Kanal verfügt über separate Ressourcen und bearbeitet unabhängig Anfragen. IKP verfügt über einen Out-of-Order-Operations-Scheduler (!), der die Bandbreite maximiert und gleichzeitig Verzögerungen minimiert. Darüber hinaus tauchte auch in Nehalem-Versionen für Hauptplatine, Mainboard, Motherboard). Der Puffer ist über einen seriellen Hochgeschwindigkeitsbus mit dem ICP-Kanal des Prozessors verbunden und ermöglicht den Anschluss einer größeren Gesamtzahl von Modulen als direkt an die CPU. Dies verschlechtert zwar sowohl die Latenz als auch die Speicherfrequenz.

Jeder Kanal verfügt über einen 32-Zeilen-Schreibpuffer und der Schreibvorgang ist abgeschlossen, sobald die Daten den Puffer erreichen. Seltsamerweise ist dieser Puffer nicht belegt, wodurch teilweise Schreibvorgänge (wenn nicht die gesamte Zeile aktualisiert wird) ineffizient verarbeitet werden, da sie das Lesen einer alten Kopie der Zeile erfordern. Das ist seltsam, wenn man bedenkt, dass moderne Speicherchips die Schreibbitmaske nicht nur für einzelne 8-Byte-Wörter (von denen es 8 pro Zeile gibt) berücksichtigen, sondern auch Bytes in Wörtern, also die Kombination der unveränderten und aktualisierten Teile von Die Leitung erfolgt innerhalb des Speicherchips und nicht im ICP. Allerdings kann in SB das ICP (wie auch Caches) erweiterte ECC-Methoden beinhalten, und dafür muss sogar eine teilweise aktualisierte Zeile für die ECC-Neuberechnung vollständig gezählt werden. Darüber hinaus funktioniert diese Regel auch bei Verwendung von herkömmlichem Speicher sowie bei den meisten Mobilmodellen, bei denen ECC-Speicher überhaupt nicht unterstützt wird. 2,0

Der System Agent Power Controller ist für drei Funktionen gleichzeitig verantwortlich: Überhitzungsschutz, Energieeinsparung und automatische Übertaktung (in dieser Reihenfolge wurden sie mit der Entwicklung der x86-CPU hinzugefügt). Letzter Punkt in Intel-Prozessoren ist als Turbo-Boost-Technologie (TB) bekannt. Seine aktualisierte Version ist eines der wichtigsten „Highlights des Programms“, da es für schwach parallelisierte Programme eine Beschleunigung bewirken kann, die nicht geringer ist als alle architektonischen Verbesserungen in den Kerneln.

Erinnern wir uns daran, dass TB die aktuellen Frequenzen, Versorgungsspannungen, Ströme und Temperaturen verschiedener Teile des Kristalls überwacht, um festzustellen, ob die Frequenz der Betriebskerne um den nächsten Multiplikatorschritt erhöht werden kann (getrennt für x86-Kerne und GPUs). In diesem Fall werden die Grenzwerte für alle oben genannten Parameter berücksichtigt. Die Hauptneuheit der 2. Version von TB ist eine zusätzliche Erhöhung der Frequenzen, die unmittelbar nach einer Zeit der Inaktivität aller oder der meisten Kerne auftritt und durch die thermische Trägheit des Systems „CPU + Kühlkörper“ verursacht wird. Es ist offensichtlich, dass beim Einschalten der Last und einem Anstieg der Wärmefreisetzung die Temperatur des Kristalls nicht sofort, sondern gleichmäßig und langsamer einen bestimmten Wert erreicht. Wenn also die aktuelle Temperatur noch nicht kritisch ist und auch ein Spielraum für andere Parameter vorhanden ist, erhöht der Regler den Multiplikator etwas mehr, wodurch der Energieverbrauch erhöht und etwas mehr freigesetzt wird, wodurch sich die Temperatur erhöht Wachstumsrate Temperatur. Übrigens hat Intel den stabilen Betrieb eines 4-Kern-SB mit 4,9 GHz und Luftkühlung demonstriert ...

Die grün gepunktete Linie zeigt die Frequenz und die rot gepunktete Linie die Temperatur an. Der Einschub zeigt eine typische CPU-Auslastung auf einem Heim-PC.

Abhängig von der Qualität des Kühlers und der BIOS-Richtlinie zur Anpassung der Lüftergeschwindigkeit bei unterschiedlichen Temperaturen verbraucht der Prozessor in den ersten 10 bis 25 Sekunden nach einer relativ langen Zeit der Inaktivität mehr als den TDP-Wert und die ausgelasteten Kerne sollten theoretisch laufen unter den gleichen Umständen mit höheren Frequenzen als die Westmere-CPU. Sobald die Temperatur auf ein kritisches Niveau ansteigt, sinkt die Frequenz auf den üblichen „Turbolader“-Wert – dadurch wird auch die Wärmeerzeugung auf TDP reduziert und die Temperatur steigt nicht mehr an. Der Vorteil besteht darin, dass das System innerhalb weniger Sekunden etwas schneller läuft als mit Turbo Boost 1.0. Das heißt, die zweite Version der Technologie ist „Turboboost mit Turbolader“. Von hier aus ist klar, für welche Szenarien dies gedacht ist – periodischer Start von Programmen, die schlecht für Multithreading optimiert sind, schnelle Lösung ihres Problems und erneuter Ausfall des Systems für mehrere Minuten. Dies ist eine typische Situation für die Heim- und Büroarbeit.

Vergessen Sie nicht, dass jetzt jeder Multiplikatorschritt für x86-Kerne 100 MHz und nicht 133 beträgt, sodass ein direkter Vergleich der „Turboformeln“ von SB und Nehalem nicht möglich ist. Für die GPU beträgt der Schritt 50 MHz und für den ICP 266 (maximal 2166, beschleunigt nicht automatisch). Als Basis dient die DMI-Busfrequenz, auf der die übrigen Frequenzen des Gesamtsystems basieren. Genau aus diesem Grund sollte es jedoch bei den standardmäßigen 100 MHz belassen werden, und wenn Sie übertakten möchten, dann nur durch Multiplikatoren. Ein separater Taktgenerator wird übrigens nicht mehr benötigt und wird nur noch auf teuren „Overclocker“-Boards vorhanden sein, während der Rest etwas günstiger und einfacher wird.

Typischerweise ist der Southbridge-Takt mit mehreren Teilern in der Bridge selbst und über den DMI-Bus mit der CPU mit ihren verschiedenen Multiplikatoren verbunden ...

...Aber bei teuren Boards taktet ein externer Generator alles.

In diesen Tagen präsentiert Intel der Welt lang erwartete Prozessoren Sandy Bridge, dessen Architektur früher als revolutionär bezeichnet wurde. Aber nicht nur Prozessoren sind heutzutage neu geworden, sondern auch alle dazugehörigen Komponenten der neuen Desktop- und Mobilplattformen.

So wurden diese Woche bis zu 29 neue Prozessoren, 10 Chipsätze und 4 WLAN-Adapter für Laptops sowie Desktop-Arbeits- und Gaming-Computer angekündigt.

Zu den mobilen Innovationen gehören:

Prozessoren Intel Core i7-2920XM, Core i7-2820QM, Core i7-2720QM, Core i7-2630QM, Core i7-2620M, Core i7-2649M, Core i7-2629M, Core i7-2657M, Core i7-2617M, Core i5- 2540M, Core i5-2520M, Core i5-2410M, Core i5-2537M, Core i3-2310M;

Intel QS67, QM67, HM67, HM65, UM67 Express-Chipsätze;

Wireless-Netzwerk-Controller Intel Centrino Advanced-N + WiMAX 6150, Centrino Advanced-N 6230, Centrino Advanced-N 6205, Centrino Wireless-N 1030.

Im Desktop-Segment wird es sein:

Prozessoren Intel Core i7-2600K, Core i7-2600S, Core i7-2600, Core i5-2500K, Core i5-2500S, Core i5-2500T, Core i5-2500, Core i5-2400, Core i5-2400S, Core i5- 2390T, Core i5-2300;

Intel P67, H67, Q67, Q65, B65 Express-Chipsätze.

Es ist jedoch sofort erwähnenswert, dass die Ankündigung der neuen Plattform nicht für alle Prozessormodelle und Chipsätze gilt – ab Anfang Januar sind nur noch Lösungen der „Mainstream“-Klasse verfügbar, die meisten der weiter verbreiteten und nicht so teuren Modelle werden es jedoch sein kommen etwas später in den Verkauf. Zusammen mit der Veröffentlichung der Sandy Bridge-Desktop-Prozessoren wurde ein neuer Prozessorsockel für sie eingeführt LGA 1155. Somit ergänzen die neuen Produkte nicht die Intel Core i3/i5/i7-Reihe, sondern sind ein Ersatz für Prozessoren für LGA 1156, von denen sich die meisten mittlerweile zu einer völlig aussichtslosen Anschaffung entwickeln, da ihre Produktion in naher Zukunft ganz eingestellt werden soll. Und nur für Enthusiasten: Bis Ende des Jahres verspricht Intel, weiterhin ältere Quad-Core-Modelle auf Basis des Lynnfield-Kerns herauszubringen.

Die langlebige Sockel-T-Plattform (LGA 775) wird der Roadmap zufolge jedoch noch mindestens bis zur Jahresmitte relevant bleiben und die Basis für Einstiegssysteme bilden. Für die produktivsten Gaming-Systeme und echte Enthusiasten werden Prozessoren auf Basis des Bloomfield-Kerns auf dem LGA 1366-Sockel bis Ende des Jahres relevant sein. Wie Sie sehen, ist der Lebenszyklus von Dual-Core-Prozessoren mit „integrierter“ Grafik Der auf dem Clarkdale-Kern basierende Adapter erwies sich als sehr kurz, nur ein Jahr, aber sie sind diejenigen, die den Weg für die Sandy Bridge „beschritten“ haben, die „heute“ vorgestellt wurde, und den Verbraucher an die Idee gewöhnen, dass nicht nur ein Speichercontroller, sondern auch eine Grafikkarte kann in den Prozessor integriert werden. Jetzt ist es an der Zeit, nicht nur schnellere Versionen solcher Prozessoren herauszubringen, sondern auch die Architektur ernsthaft zu aktualisieren, um eine spürbare Steigerung ihrer Effizienz zu gewährleisten.

Die Hauptmerkmale der Prozessoren mit Sandy-Bridge-Architektur sind:

Fertigung nach der 32-nm-Prozesstechnologie;

deutlich erhöhte Energieeffizienz;

optimierte Intel Turbo Boost-Technologie und Intel Hyper-Threading-Unterstützung;

eine deutliche Leistungssteigerung des integrierten Grafikkerns;

Implementierung eines neuen Befehlssatzes Intel Advanced Vector Extension (AVX), um die Verarbeitung reeller Zahlen zu beschleunigen.

Aber alle oben genannten Innovationen würden nicht die Möglichkeit bieten, von einer wirklich neuen Architektur zu sprechen, wenn all dies nicht jetzt in einem einzigen Kern (Chip) implementiert wäre, im Gegensatz zu Prozessoren, die auf dem Clarkdale-Kern basieren.

Damit alle Prozessorknoten harmonisch arbeiten konnten, war es natürlich notwendig, einen schnellen Informationsaustausch zwischen ihnen zu organisieren – der Ring Interconnect wurde zu einer wichtigen architektonischen Innovation.

Ring Interconnect verbindet über L3-Cache-Speicher, jetzt LLC (Last Level Cache), Prozessorkerne, Grafikkern und Systemagent genannt, der einen Speichercontroller, einen PCI-Express-Buscontroller, einen DMI-Controller, ein Energieverwaltungsmodul und andere zuvor genannte Controller und Module umfasst „uncore“.

Der Ring Interconnect-Bus ist die nächste Stufe in der Entwicklung des QPI-Busses (QuickPath Interconnect), der nach Tests in Serverprozessoren mit der aktualisierten 8-Kern-Nehalem-EX-Architektur auf den Kern von Prozessoren für Desktops und Mobilgeräte übergegangen ist Systeme. Der Ring Interconnect erstellt vier 32-Bit-Ringe für den Datenring, den Anforderungsring, den Snoop-Ring und den Bestätigungsring. Der Ringbus arbeitet mit der Kernfrequenz, sodass sein Durchsatz, seine Latenz und sein Stromverbrauch vollständig von der Betriebsfrequenz der Recheneinheiten des Prozessors abhängen.

Der Third-Level-Cache (LLC – Last Level Cache) ist allen Rechenkernen, dem Grafikkern, dem Systemagenten und anderen Blöcken gemeinsam. Dabei Grafiktreiber bestimmt, welche Datenströme im Cache abgelegt werden sollen, aber jeder andere Block kann auf alle Daten im LLC zugreifen. Ein spezieller Mechanismus steuert die Cache-Speicherzuteilung, um sicherzustellen, dass es nicht zu Kollisionen kommt. Um die Arbeit zu beschleunigen, verfügt jeder Prozessorkern über ein eigenes Cache-Speichersegment, auf das er direkt zugreifen kann. Jedes dieser Segmente umfasst einen unabhängigen Ring Interconnect-Buszugriffscontroller, gleichzeitig besteht jedoch eine ständige Interaktion mit dem Systemagenten, der die gesamte Cache-Verwaltung übernimmt.

Der System Agent ist im Wesentlichen eine in den Prozessor integrierte „North Bridge“ und kombiniert PCI Express, DMI, Arbeitsspeicher, Videoverarbeitungseinheit (Medienprozessor und Schnittstellenverwaltung), Energiemanager und andere Hilfseinheiten. Der Systemagent interagiert über einen Ringbus mit anderen Prozessorknoten. Zusätzlich zur Optimierung des Datenflusses überwacht der Systemagent die Temperatur und Last verschiedener Blöcke und sorgt über die Power Control Unit für die Steuerung der Versorgungsspannung und -frequenzen, um die beste Energieeffizienz bei hoher Leistung sicherzustellen. Hier ist zu beachten, dass zur Stromversorgung neuer Prozessoren ein dreikomponentiger Leistungsstabilisator benötigt wird (oder zwei, wenn der eingebaute Videokern inaktiv bleibt) – getrennt für die Rechenkerne, den Systemagenten und die integrierte Grafikkarte.

Der im Prozessor integrierte PCI-Express-Bus entspricht der Spezifikation 2.0 und verfügt über 16 Lanes, um die Leistung des Grafiksubsystems mithilfe eines leistungsstarken externen 3D-Beschleunigers zu steigern. Bei Verwendung älterer Systemlogiksätze und Einigung über Lizenzfragen können diese 16 Leitungen in 2 oder drei Steckplätze im 8x+8x- bzw. 8x+4x+4x-Modus für NVIDIA SLI und/oder AMD CrossFireX aufgeteilt werden.

Für den Datenaustausch mit dem System (Laufwerke, I/O-Ports, Peripheriegeräte, deren Controller sich im Chipsatz befinden) wird der DMI 2.0-Bus verwendet, der eine Pumpleistung von bis zu 2 GB/s ermöglicht nützliche Informationen in beide Richtungen.

Ein wichtiger Bestandteil des Systemagenten ist der im Prozessor integrierte Dual-Channel-DDR3-Speichercontroller, der nominell Module mit einer Frequenz von 1066-1333 MHz unterstützt, bei Verwendung jedoch in Motherboards ah auf dem Intel P67 Express-Chipsatz, der problemlos den Betrieb von Modulen bei Frequenzen von bis zu 1600 und sogar 2133 MHz gewährleistet. Die Platzierung des Speichercontrollers auf demselben Chip wie die Prozessorkerne (der Clarkdale-Kern bestand aus zwei Chips) sollte die Speicherlatenz reduzieren und dementsprechend die Systemleistung erhöhen.

Unter anderem dank der erweiterten Überwachung der Parameter aller Prozessorkerne, Cache-Speicher und Hilfseinheiten, die in der Power Control Unit implementiert ist, verfügen Sandy Bridge-Prozessoren jetzt über die verbesserte Intel Turbo Boost 2.0-Technologie. Jetzt können Prozessorkerne je nach Belastung und ausgeführten Aufgaben bei Bedarf auch über das Wärmepaket hinaus beschleunigt werden, wie bei normaler manueller Übertaktung. Der Systemagent überwacht jedoch die Temperatur des Prozessors und seiner Komponenten, und wenn eine „Überhitzung“ erkannt wird, werden die Knotenfrequenzen allmählich verringert. Allerdings haben Desktop-Prozessoren im superbeschleunigten Modus eine begrenzte Betriebszeit, weil Hier ist es viel einfacher, eine wesentlich effizientere Kühlung zu organisieren als mit einem „Boxed“-Kühler. Ein solcher „Overboost“ ermöglicht eine Leistungssteigerung in kritischen Momenten des Systems, was dem Benutzer den Eindruck vermitteln soll, mit einem leistungsstärkeren System zu arbeiten, und außerdem die Wartezeit auf die Reaktion des Systems verkürzen. Darüber hinaus sorgt Intel Turbo Boost 2.0 dafür, dass der eingebaute Videokern auch in Desktop-Computern über dynamische Leistung verfügt.

Die Sandy-Bridge-Prozessorarchitektur impliziert nicht nur Änderungen in der Kommunikationsstruktur zwischen Komponenten und Verbesserungen der Fähigkeiten und der Energieeffizienz dieser Komponenten, sondern auch interne Änderungen in jedem Rechenkern. Wenn wir die „kosmetischen“ Verbesserungen außer Acht lassen, sind die wichtigsten die folgenden:

Rückkehr zur Zuweisung von Cache-Speicher für etwa 1,5 Tausend dekodierte Mikrooperationen L0 (verwendet im Pentium 4), einem separaten Teil von L1, der gleichzeitig eine gleichmäßigere Auslastung der Pipelines gewährleistet und den Stromverbrauch aufgrund erhöhter Pausen in der reduziert Betrieb ziemlich komplexer Betriebsdecoderschaltungen;

Erhöhung der Effizienz des Verzweigungsvorhersageblocks aufgrund einer Erhöhung der Kapazität der Adresspuffer für Verzweigungsergebnisse, Befehlsverlauf und Verzweigungsverlauf, was die Effizienz von Pipelines erhöhte;

Erhöhung der Kapazität des neu geordneten Befehlspuffers (ROB – ReOrder Buffer) und Steigerung der Effizienz dieses Teils des Prozessors durch die Einführung einer physischen Registerdatei (PRF – Physical Register File, ebenfalls ein charakteristisches Merkmal des Pentium 4) für Datenspeicherung sowie Erweiterung anderer Puffer;

Verdoppelung der Kapazität von Registern für die Arbeit mit Streaming-Echtdaten, was in einigen Fällen zu einer doppelten Geschwindigkeit bei der Ausführung von Operationen führen kann, die sie verwenden;

Steigerung der Effizienz der Ausführung von Verschlüsselungsanweisungen für die Algorithmen AES, RSA und SHA;

Einführung neuer Vektoranweisungen Advanced Vector Extension (AVX);

• Optimierung des Cache-Speichers der ersten L1- und zweiten L2-Ebene.

Ein wichtiges Merkmal des Grafikkerns von Sandy Bridge-Prozessoren besteht darin, dass er sich jetzt auf demselben Chip wie die übrigen Blöcke befindet und seine Eigenschaften gesteuert und sein Status auf Hardwareebene von einem Systemagenten überwacht werden. Gleichzeitig wird in diesem Systemagenten der Block zur Verarbeitung von Mediendaten und zur Generierung von Signalen für Videoausgaben platziert. Diese Integration ermöglicht eine bessere Zusammenarbeit, geringere Latenz, höhere Effizienz und mehr.

Allerdings gibt es nicht so viele Änderungen an der Grafikkernarchitektur selbst, wie wir es gerne hätten. Statt der erwarteten DirectX-11-Unterstützung wurde einfach DirectX-10.1-Unterstützung hinzugefügt. Dementsprechend sind nicht viele Anwendungen, die OpenGL unterstützen, auf die Hardwarekompatibilität nur mit Version 3 der Spezifikation dieser kostenlosen API beschränkt. Gleichzeitig wird zwar über eine Verbesserung der Recheneinheiten gesprochen, ihre Anzahl ist aber immer noch gleich – 12, und das nur für ältere Prozessoren. Eine Erhöhung der Taktfrequenz auf 1350 MHz verspricht jedoch in jedem Fall eine spürbare Leistungssteigerung.

Andererseits ist es sehr schwierig, einen integrierten Videokern mit wirklich hoher Leistung und Funktionalität für moderne Spiele mit geringem Stromverbrauch zu schaffen. Daher wirkt sich die fehlende Unterstützung neuer APIs nur auf die Kompatibilität mit neuen Spielen aus und die Leistung muss, wenn Sie wirklich komfortabel spielen möchten, mithilfe eines diskreten 3D-Beschleunigers gesteigert werden. Aber auch die Erweiterung der Funktionalität beim Arbeiten mit Multimediadaten, vor allem beim Kodieren und Dekodieren von Videos im Rahmen der Intel Clear Video Technology HD, kann als einer der Vorteile von Intel HD Graphics II (Intel HD Graphics 2000/3000) angesehen werden.

Mit dem aktualisierten Medienprozessor können Sie Prozessorkerne beim Codieren von Videos in den Formaten MPEG2 und H.264 entlasten und erweitern außerdem die Nachbearbeitungsfunktionen um die Hardware-Implementierung von Algorithmen zur automatischen Anpassung des Bildkontrasts (ACE – Adaptive Contrast Enhancement) und der Farbe Korrektur (TCC – Total Color Control) und Verbesserung des Hautbildes (STE – Skin Tone Enhancement). Die Implementierung der Unterstützung der HDMI-Schnittstelle Version 1.4, kompatibel mit Blu-ray 3D (Intel InTru 3D), erhöht die Aussichten für die Nutzung der eingebauten Grafikkarte.

Alle oben genannten Architekturmerkmale verleihen der neuen Prozessorgeneration eine spürbare Leistungsüberlegenheit gegenüber den Modellen der Vorgängergeneration, sowohl bei Rechenaufgaben als auch bei der Arbeit mit Videos.

Zusammenfassend Intel-Plattform LGA 1155 wird produktiver und funktionaler und ersetzt LGA 1156.

Zusammenfassend lässt sich sagen, dass die Prozessoren der Sandy-Bridge-Familie darauf ausgelegt sind, ein sehr breites Aufgabenspektrum mit hoher Energieeffizienz zu lösen, was sie in neuen Modellen wirklich weit verbreitet machen dürfte produktive Systeme Ah, vor allem, wenn günstigere Modelle in einem breiten Sortiment im Angebot sind.

In naher Zukunft werden den Kunden schrittweise 8 Prozessoren für Desktop-Systeme unterschiedlicher Leistungsstufen zur Verfügung stehen: Intel Core i7-2600K, Intel Core i7-2600, Intel Core i5-2500K, Intel Core i5-2500, Intel Core i5-2400, Intel Core i5-2300, Intel Core i3-2120 und Intel Core i3-2100. Modelle mit Index K zeichnen sich durch einen kostenlosen Multiplikator und einen schnelleren integrierten Intel HD Graphics 3000-Videoadapter aus.

Für energiekritische Systeme wurden außerdem energieeffiziente (Index S) und hoch energieeffiziente (Index T) Modelle veröffentlicht.

Zur Unterstützung der neuen Prozessoren sind heute Motherboards auf Basis der Chipsätze Intel P67 Express und Intel H67 Express erhältlich. In naher Zukunft werden sie voraussichtlich mit Intel Q67 Express und Intel B65 Express ausgestattet sein und sich an Unternehmensanwender und kleine Unternehmen richten. Alle diese Chipsätze unterstützen endlich Laufwerke mit SATA-Schnittstelle 3.0, allerdings nicht mit allen Ports. Aber Unterstützung scheint noch gefragter zu sein USB-Bus Sie haben nicht 3.0. Ein interessantes Merkmal der neuen Chipsätze für herkömmliche Mainboards ist, dass sie den PCI-Bus nicht mehr unterstützen. Darüber hinaus ist der Taktgenerator jetzt im Chipsatz integriert und es ist möglich, seine Eigenschaften ohne Beeinträchtigung der Stabilität des Systems nur in einem sehr kleinen Bereich zu steuern, wenn man Glück hat, dann nur ±10 MHz, in der Praxis sogar noch weniger .

Es ist auch zu beachten, dass unterschiedliche Chipsätze für die Verwendung mit unterschiedlichen Prozessoren in Systemen für unterschiedliche Zwecke optimiert sind. Das heißt, der Intel P67 Express unterscheidet sich vom Intel H67 Express nicht nur durch die fehlende Unterstützung für die Arbeit mit integriertem Video, sondern auch durch erweiterte Möglichkeiten zur Übertaktung und Leistungsoptimierung. Intel H67 Express wiederum bemerkt den kostenlosen Multiplikator bei Modellen mit dem K-Index überhaupt nicht.

Aufgrund architektonischer Besonderheiten ist das Übertakten von Sandy-Bridge-Prozessoren jedoch weiterhin nur mit Hilfe eines Multiplikators möglich, wenn es sich um ein Modell der K-Serie handelt. Obwohl alle Modelle anfällig für Optimierungen und Overboost sind.

So entsteht vorübergehend die Illusion, bei einem sehr hohen Arbeitsniveau zu arbeiten leistungsstarker Prozessor Selbst Modelle mit gesperrtem Multiplikator sind in der Lage, spürbar zu beschleunigen. Die Zeit für eine solche Beschleunigung ist bei Desktop-Systemen, wie oben erwähnt, durch die Hardware begrenzt und nicht nur durch die Temperatur, wie bei mobilen PCs.

Nachdem wir alle architektonischen Merkmale und Innovationen sowie aktualisierte proprietäre Technologien vorgestellt haben, bleibt uns nur noch, noch einmal zusammenzufassen, warum Sandy Bridge so innovativ ist, und uns an seine Positionierung zu erinnern.

Für Hochleistungs- und Massenproduktionssysteme wird es in naher Zukunft möglich sein, Prozessoren der Intel Core i7- und Intel Core i5-Serie zu kaufen, die sich durch die Unterstützung der Intel Hyper-Threading-Technologie (für Quad-Core Intel Core) unterscheiden Bei i5-Modellen ist es deaktiviert) und die Größe des Cache-Speichers der dritten Ebene. Für sparsamere Käufer werden neue Intel Core i3-Modelle vorgestellt, die zwar über 2-mal weniger Rechenkerne verfügen, allerdings mit Intel-Unterstützung Hyper-Threading, nur 3 MB LLC-Cache, keine Unterstützung von Intel Turbo Boost 2.0 und alle sind mit Intel HD Graphics 2000 ausgestattet.

Mitte des Jahres werden Prozessoren für Massensysteme eingeführt Intel Pentium(Es ist sehr schwierig, diese Marke aufzugeben, obwohl dies bereits vor einem Jahr vorhergesagt wurde) basierend auf einer sehr vereinfachten Sandy-Bridge-Architektur. Tatsächlich werden diese „Arbeitspferd“-Prozessoren in ihren Fähigkeiten an den aktuellen Core i3-3xx von gestern auf dem Clarkdale-Kern erinnern, denn Sie verlieren fast alle Funktionen älterer Modelle für LGA 1155.

Es bleibt anzumerken, dass die Veröffentlichung der Sandy-Bridge-Prozessoren und der gesamten LGA 1155-Desktop-Plattform zum nächsten „Tac“ im Rahmen von Intels „Tic-Tac“-Konzept wurde, d. h. ein großes Update der Architektur zur Veröffentlichung auf der bereits etablierten 32-nm-Prozesstechnologie. In etwa einem Jahr werden wir auf Ivy-Bridge-Prozessoren mit optimierter Architektur und 22-nm-Prozesstechnologie warten, die sicherlich wieder eine „revolutionäre Energieeffizienz“ aufweisen werden, aber hoffentlich den LGA nicht ersetzen werden 1155-Prozessorsockel. Naja, mal abwarten. In der Zwischenzeit haben wir mindestens ein Jahr Zeit, um die Sandy-Bridge-Architektur zu studieren und umfassend zu testen , mit dem wir in den kommenden Tagen beginnen werden.

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